Устройство для деления

 

Изобретение относится к вычислительной технике и предназначено для использования в специализированных вычислительных устройствах,. Цель изобретения - повышение достоверности работы устройства. Устройство содержит матрицу сумматоров, семь элементов И, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, три элемента НЕ, два элемента ИЛИ, группу элементов ИЛИ. Организация вычислений с одними и теми же операндами в различных зонах устройства с последующим сравнением результатов позволяет повысить достоверность вычислений, 4 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН (51) 5

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУД ЧУВСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР (21) 4458572/24 (22) 30,05.88 (46) 15,03.91, Бюл. М- 10 (71) Харьковский политехнический институт им. В.И.Ленина (72) В.В.Шатилло, С.Н.Прохоров и Л,С.Явиц (53) 681.3(088.8) (56) Самофалов К.Г, и др. Прикладная теория цифровых автоматов, Киев:

Вища школа, 1987, с. 375, рис. 4.13.

Карцев М.А. и Брик В.А. Вычислительные системы и синхронная арифметика. М.: Радио и связь, 1981, с. 360, рис. 5,4.1, 5,4.2.

Изобретение относится к вычислительной технике и предназначено для использования в специализированных вычислительных устройствах, Цель изобретения — повышение достоверности работы устройства..

На фиг. 1 изображена функциональная схема предлагаемого устройства, на фиг.. 2 — схема сумматора матрицы, на фиг. 3 и 4 — положение рабочей и нерабочей зон устройства при отсутствии и при наличии неисправности соответственно.

Устройство для деления (фиг, 1) содержит матрицу 1 сумматоров, элементы НЕ 2 и группу элементов ИЛИ 3, Входы 4,1-4,r являются входами блокировки устройства для деления, входы

5.1-5,п — входами делителя Y устройства для деления, входы 6.(-r+2) б,п+1 — входами делимого Х устройства

„„Я0„„1 5183 А1

2 (54) УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ (») Изобретение относится к вычислительной технике и предназначено для использования в специализированных вычислительных устройствах, Цель изобретения — повышение достоверности работы устройства. Устройство содержит матрицу сумматоров, семь элементов И, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, 1ри элемента НЕ, два элемента ИЛИ, группу элементов ИЛИ, Организация вычислений с одними и теми же операндами в различных зонах устройства с последующим сравнением результатов позволяет повысить достоверность вычислений, 4 ил. для деления, а выходы 7.1-7.r — выходами частного устройства для деления.

Сумматор (фиг ° 2) содержит элементы НЕ 8, И 9, ИЛИ 10, ИСКЛ10ЧАЮШЕЕ

ИЛИ 11, Вход 12 — второй информационный вход, вход !3 — третий информационный вход, вход 14 — четвертый ин- М формационный вход, вход 15 — первый Cfl управляющий вход, вход 16 — второй управляющий вход, вход 17 — первый QQ информационный вход, выход 18 — ин- 1 ф формационный выход суммы, выход 19 информационный выход переноса, выход 20 — второй управляющий выход, а выход 21 — первый управляющий выход, Ф, Устройство для деления реализует функцию О = Х/У, где Y — двоичный целый и-разрядный делитель, Х вЂ” двоичное целое (n+m-1)-разрядное дели1635183 мое, Q — - двоичное m-разрядное частное.

Устройство для деления позволяет получить правильный результат вычислений при наличии в матрице сумматоров области неисправных сумматоров, ограниченной К рядами матрицы сумматоров. (это достигается за счет вве дения аппаратной избыточности в виде ((K+1) рядов матрицы сумматора и за

11 11 \ ,счет замыкания матрицы в кольцо ), Область устройства для деления, ограниченную К рядами матрицы, в которой происходит вычисление, назовем рабочей зоной устройства для деления, оставшуюся иэбьггочную часть, ограниченную (К+1) рядами — нерабочей зоной устройства для деления.

Рассмотрим работу устройства для деления при отсутствии в нем неисправности, В этом случае положение рабочей и нерабочей зон устройства произвольное, т.е. рабочей, зона устройства 25 огранйчивается рядами матрицы вычислительных ячеек либо с первого по

m-й либо с второго по (m+1) é, либо с (К+1)-ro no r-й (r = m+K+1), либо с (К+2)-го по первый, либо с (К+3)-го по второй и т.д.

Пусть рабочая зона устройства ограничена рядами матрицы сумматоров с первого по m-й, как показано на фиг. 3: в исходном состоянии на входы блокировки 4, 1-4,m подаются сиг35 налы "1", на входы блокировки 4,(я+1)4.r — - сигналы "0". При подаче сигнала "0" на вход блокировки j-го ряда матрицы (j = m+1,r) сигналы "0" поступают на третьи входы первого, второго и третьего, на четвертые входы четвертого, пятого, шестого и седьмого элементов И 9 и на вход четвертого элемента НЕ 8 всех сумматоров

j-го ряда матрицы, вследствие этого сигналы "0" устанавливаются на всех входах первого и на первых четырех входах второго элемента ИЛИ 10 каждого сумматора j-го ряда матрицы, а сигнал "1" — на первом входе восьмого элемента И, Одновременно сигналы "0" поступают на входы элементов НЕ 2

i-x рядов, вследствие этого сигналы

"1" устанавливаются на выходах эле55 ментов ИЛИ 3 j-x рядов матрицы (j = mal, r-1Т и на соединенных с ними первых управляющих входах (п,j+1)-х сумматоров, Таким образом, подача сигналов

"0" на входы блокировки нерабочей зоны устройства обеспечивает исключение влияния нерабочей зоны устройства на рабочую зону и прохождение сигналов, появляющихся на четвертых информационных входах вычислительных ячеек нерабочей зоны, на выходы суммы этих сумматоров, а также установление сигнала "1" на первом управляющем входе сумматора первого ряда рабочей зоны.

Процесс вычисления начинается с подачи разрядов делителя на входы

5е1-5,п и разрядов делимого на входы

6,(-r+2) — 6.п. Благодаря подаче сигнала "0" на вход блокировки 4.г, исключается влияние нерабочей эоны на рабочую, так как на всех входах первого и первых четырех входах второго элементов ИЛИ 10 сумматоров r-го ряда устанавливаются сигналы "О" независимо от сигналов, появляющихся на первых трех информационных входах сумматора, обеспечивается прохождение старших (п-1) разрядов делимого с четвертых информационных входов i-x сумматоров (i = 1, п-1) r-ro ряда на их выходы суммы и на соединенные с ними третьи информационные входы (i+1)-х сумматоров первого ряда мат" рицы и устанавливается сигнал "1" на выходе элемента ИЛИ 3 r-ro ряда матрицы и на соединенном с ним первом управляющем входе n-ro сумматора первого ряда матрицы, Подача сигналов

"1" на входы блокировки 4.1-4,m обеспечивает разрешение вычислений на (i,j)-x сумматорах (i = 1,п;

1,m) рабочей зоны, исключает возможность прохождения сигналов с четвертых информационных входов (i,j)-x сумматоров рабочей зоны на пятые входы вторых элементов ИЛИ 10 этих сумматоров, на первых входах элементов ИЛИ 3 j-х рядов матрицы устанавливаются сигналы "0".

По окончании переходного процесса в устройстве для деления частное снимается с выходов 7.1-7.m, Рассмотрим работу устройства для деления при наличии в нем области неисправных сумматоров, ограниченной

К рядами матрицы, Будем полагать, что область неисправных сумматоров локалиэована, например, посредством тестирования, В этом случае нерабочая зона устройства, ограниченная (К+1) ря1635183

20 дами матрицы, совмещается с локализованной областью неисправных сумматоров, ограниченной К столбцами, так, чтобы нижний ряд нерабочей зоны, не содержал неисправных сумматоров.

С помощью блокировки неисправность нейтрализуется в нерабочей зоне и исключается ее влияние на вычисления в рабочей зоне, Работа устройства для деления в этом случае отличается от описанного выше положения рабочей и нерабочей зон входами, на которые подаются младшие (m) разрядов делимого, и выходами,с которых снимается частное. Пусть положение локализованной области неиспользованных сумматоров такое, как показано на фиг. 4, В этом случае рабочая зона устройства ограничена рядами с (1+К+1)-го по (1 -1)-й, нерабочая зона — рядами с

1-го по (1+К)-й ряд, являющийся нижним рядом нерабочей зоны (неисправных сумматоров не содержит).

В исходном состоянии на входы блокировки 4.(1+К+1) — 4.(1 — 1) подаются сигналы "1", на вход блокировки 4,14.(1+К) — сигналы "О", Как и в описанном выше случае, подача сигнала

"О" на вход 4.(1+К) обеспечивает исключение влияния нерабочей зоны на вычисления в рабочей, так как независимо от сигналов, появляющихся на первых трех информационных входах сумматоров (1+К)-го ряда, на их выходах суммы после подачи на матрицу сумматоров делимого и делителя устанавливаются соответствующие разряды делимого> что необходимо для вычислений в рабочей зоне, а также пода— чу на первый управляющий вход (n.(1+

+K+1))-го сумматора сигнала 1 > что также необходимо для вычислений в рабочей зоне, Процесс вычисления начинается с подачи разрядов делителя на входы

5,1-5,п, старших (п-1) разрядов делимого. — на входы 6.2-6.(n), младших

m разрядов делимого — на вхо ы 6.(1+

+К+1) — 6.(1-1). По окончании переходного процесса в устройстве для деления частное снимается с выходов

7. (1+К+1) — 7. (1-1) .

При наличии в устройстве для деления неисправности шин, по которым распространяются сигналы управления, в области, ограниченной К рядами матрицы, эта неисправность эквивалентна неисправности сумматоров матрицы в

55 области, ограниченной К столбцами, и нейтрализуется предлагаемым устрой= ством. Неисправность шин делителя и делимого является катастрофической неисправностью устройства. При локализации неисправности шин делимого или делителя посредством устройства тестирования кристалл, реализующий устройство для деления, отбраковывается.

Таким образом, даже при наличии неисправных сумматоров устройство для деления можно использовать, что обеспечивает повышение процента выхода годных кристаллов ° Организация вычислений с одними и теми же операндами в различных зонах устройства для деления с последующим сравнением результатов позволяет повысить достоверность вычислений. формула изобретения

Устройство для деления, содержащее матрицу сумматоров размерности п m каждый из которых содержит семь элементов И, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, три элемента НЕ и два элемента ИЛИ, причем выход переноса каждого i-ro сумматора каждой строки матрицы соединен с первым информационным входом (i+1)-го сумматора соответствующей строки матрицы (1 < i а- п-1, где п разрядность делителя), входы задания режима работы сумматоров каждой строки матрицы соединены с первым информационным входом первого сумматорг соответствующей строки матрицы, выход суммы каждого i-ro сумматора I-й строки матрицы соединен с вторым информационным входом (i+1)-го сумматора (j+1) и строки матрицы (1

c m-1), где m — разрядность частно" го)> вторые информационные входы первых сумматоров всех строк матрицы подключены к соответствующим разрядам информационного входа делимого устройства, в каждом сумматоре матрицы входы первого и второго элементов НЕ подключены к первому и второму информационным входам сумматора соответственно, первый и второй входы элемента ИСКЛЮЧАЮЩЕЕ ИЛИ подключены к входу задания режима работы сумматора и третьему информационному входу сумматора соответственно, выходы первого второго и третьего элементов И соединены с соответствующими входами

1635183 .

15 первого элемента ИЛИ, выходы четвертого, пятого, шестого и седьмого элементов И соед1жены с соответствующими входами второго элемента ИЛИ, выходы первого и второго элементов

ИЛИ подключены к выходам перенося и суммы сумматора соответственно, выход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединен с входом третьего элемента НЕ и первыми входами первого и второго элементов И, второй вход первого элемента И и первый вход третьего элемента И подключены к первому информационному входу сумматора, выход элемента ИСКЛЮЧА10ЩЕЕ ИЛИ соединен с первым входом четвертого элемента И, выход третьего элемента НЕ соединен с первыми входами пятого и шестого элементов И,вторые входы второго,тре- 2О ,тьега и шестого элементов И и первый вход седьмого элемента И подключены к второму формационному входу сумматора, выход второго элемента HE соединен с вторым входом четвертого элемента И 25 и вторым входом пятого элемента И, выход первого элемента НЕ соединен с третьими входами четвертого и шестого элементов И, выход элемента ИСКЛЮЧА10ЩЕЕ И1П1 соединен с вторым входом 3О седьмого элемента И, третьи входы пятого и седьмого элементов И подключены к второму информационному входу сумматора, о т л и ч а ю щ ее с я тем, чта, с целью повышения достоверности работы устройства, в него введены К+1 строк сумматоров (1 (К « n),ãðóïïà элементов ИЛИ, в каждый сумматор матрицы введены четвертьп элемент 11Е и восьмой эле4 мент И, причем выходы переноса i-го сумматора каждой t-й строки матрицы соединены с первыми информационными входами (i+1)-га сумматора t-й строки матрицы (тп+1 (t (m + K+1), 45 входы задания режима работы всех сумматоров каждой t-й строки матрицы, соединены с первым информационным входом первого сумматора t-й строки матрицы, выход суммы каждого >-ro сумматора 1-й строки матрицы соединен с вторым информационным входом (+1)-ro сумматора (1+1)-й строки матрицы (тп+1 1 (m+K), вторые информационные входы первых сумматоров каждой t-й строки матрицы подключены к соответствующим разрядам входа делимого устройства, выходы суммы каждого i-го сумматора последней строки матрицы соединены с вторыми информационными входами (+1)-ro сумматора первой строки матрицы, выход переноса последнего сумматора каждой строки матрицы соединен с первым входом соответствующего элемента

ИЛИ группы, выход которого подключен к соответствующему разряду выхода частного устройства, выход каждого р-го элемента ИЛИ группы (1 - р - m+K) соедин.ен с входом задания режима работы последнего сумматора (р+1)-й строки матрицы, выход (ш+К+

+1)-го элемента ИЛИ группы соединен с входом задания режима работы послецнего сумматора первой строки матрицы, входы блокировки сумматоров каждой строки матрицы и вход соответствующего элемента HE группы подключены к соответствующему разряду входа блокировки устройства, выходы элементов НЕ группы соединены с вторыми входами соответствующих элементов ИЛИ группы, третьи информационные входы сумматоров каждого столбца матрицы объединены и подключены к соответствующим разрядам входа делителя устройства, четвертые информационные входы сумматоров каждого столбца матрицы объединены и подключены к соответствующим разрядам входа делимого устройства, в каждом сумматоре матрицы выход четвертого элемента

НЕ соединен с первым входом восьмого элемента И, выход которого соединен с соответствующим входом второго элемента ИЛИ, вход четвертого элемента

НГ и второй вход восьмого элемента И подключены соответственно к входу блокировки и четвертому информационному входу устройства, третьи входы первого, второго и третьего элементов

И и четвертые входы четвертого, пятого, шестого и седьмого элементов

И подключены к входу задания режима работы сумматора.

1635183

Фиг. 1

Ьмитппь

Фиг. 2

Я ° 4 °

° ° ° ° ° ° ° ° ° ° т

mi1 ° ° °

° ° ° ° ° °

p ° ° (п- 1)сваранра р дпй дппн пгп

1 ° ° ° т ила3ши разрпдпй дппаипгп

1635183

m младшик раградод дееимого

denumeno

П П П П

° ° ° ° ° ° ° ° ° °

{-! ° ° ° г !

П П

° ° ° ° ° ° °

1ч ° ° °

° ° °

° ° ° ° ° ° ° ° °

r ° ° ° 1

I

) Фиг 4

Составитель В. Гречнев

Техред А.Кравчук Корректор р.ципле

Редактор А.Лежнина

Заказ 757 Тираж 413 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ CCCP

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", r. Ужгород, ул. Гагарина, 101