Постоянное запоминающее устройство

 

Изобретение относится к вычислительной технике, а именно к постоянным запоминающим устройствам, и может быть использовано для увеличения частоты выдачи информации из ПЗУ по отношению к максимально допустимой частоте считывания входящих в его состав функционально законченных микросхем постоянной памяти. Целью изобретения является повышение быстродействия устройства. Поставленная цель достигается за счет того, что адресные входы первого накопителя 6 информации соединены с соответствующими адресными входами остальных накопителей 6, тактовые входы накопителей 6 объединены и являются тактовым входом устройства, вход считывания каждого накопителя 6, кроме первого, соединен с выходом переноса предыдущего накопителя 6. Кроме того, накопитель 6 информации содержит блоки 10 памяти, регистры 11 сдвига, элемент ИЛИ, элемент И 13 и две группы элементов 12 и 14 задержки с соответствующими связями между элементами . 1 з.п. ф-лы, 2 ил. Ё

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (si)5 G 11C 17/00

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4760888/24 (22) 13.10.89 (46) 07.04,92. Бюл. N 13 (71) Московский энергетический институт (72) Ю.В.Дроботов и О.B.Àâðàìåíêî (53) 681,327.6(088.8) (56) Полупроводниковые БИС запоминающих устройств; Справочник./Под ред.

А.Ю.Гордонова и Ю.Н,Дьякова. М.; Радио и связь,.1986.

Авторское свидетельство СССР

N 993268, кл. G 11 С 17/00, 1981.

Авторское свидетельство СССР

¹ 882222229922, кл. G 11 С 17/00, 1979. (54) ПОСТОЯ Н Н ОЕ ЗАПОМИ НАЮЩЕЕ УСТРОЙСТВО (57) Изобретение относится к вычислительной технике, а именно к постоянным запоминающим устройствам, и может быть использовано для увеличения частоты выда,, Ы,, 1725259 А1 чи информации из ПЗУ по отношению к максимально допустимой частоте считывания входящих в его состав функционально законченных микросхем постоянной памяти.

Целью изобретения является повышение быстродействия устройства. Поставленная цель достигается за счет того, что адресные входы первого накопителя 6 информации соединены с соответствующими адресными входами остальных накопителей 6, тактовые входы накопителей 6 объединены и являются тактовым входом устройства, вход считывания каждого накопителя 6, кроме первого, соединен с выходом переноса предыдущего накопителя 6. Кроме того, накопитель 6 информации содержит блоки 10 памяти, регистры 11 сдвига, элемент ИЛИ, элемент И 13 и две группы элементов 12 и 14 задержки с соответствующими связями между элементами. 1 з.п. ф-лы, 2 ил.

1725259

Изобретение относится к вычислительной технике, а именно к постоянным запоминающим устройствам (ПЗУ), и может быть использовано для увеличения частоты выдачи информации из ПЗУ по отношению к максимально допустимой частоте считывания входящих в его состав функционально законченных микросхем постоянной памяти, Цель изобретения — повышение быстродействия устройства.

На фиг. 1 представлена схема ПЗУ; на фиг. 2 — схема накопителя.

ПЗУ содержит элемент ИЛИ 1, вход 2 считывания, тактовый вход 3, адресные входы 4, выход 5, накопители 6 информации.

Каждый накопитель в информации содержит элемент ИЛИ 7, информационные выходы 8, выход 9 переноса, блоки 10 памяти, регистры 11 сдвига, элементы 12 задержки первой группы, элементы И 13 и элементы 14 задержки второй группы, ПЗУ и накопители 6 работают следующим образом.

На адресные входы 4 блоков 10 памяти поступает адрес. Сигнал (импульс) считывания, поступающий на вход 2, разрешает прием данных из блоков 10 на регистры 11.

Двоичные коды, записанные в блоки 10, представляют собой слова по нескольку двоичных разрядов каждое, Все слова, находящиеся по одинаковому адресу во всех блоках 10 постоянной памяти, передаются одновременно на сдвигающие регистры 11 по разрешающему сигналу, идущему с входа 2. Прием слов на сдвигающие регистры

11 осуществляется с частотой, равной максимально допустимой частоте считывания из микросхем постоянной памяти или меньше ее. С этой частотой на вход 2 устройства подается сигнал считывания. Считывание слов из блоков 10 памяти в сдвигающие регистры 11 происходит параллельно, а именно каждый сдвигающий регистр 11 в результате считывания принимает параллельно все разряды слова. Сдвигающие регистры 11 последовательно по одному разряду при поступлении на вход сдвига сигналов (импульсов) сдвига передают слова на соответствующие сдвигающим регистрам 11 элементы И 13, Сигналы сдвига приходят с выхода элемента ИЛИ 7. Они формируются следующим образом. С входа

2 считывания сигнал считывания поступает на вход цепочки элементов 14 задержки и на первый вход элемента ИЛИ 7. Сигнал, проходя через элементы 14 задержки, с выхода каждого из них также поступает на соответствующий вход элемента ИЛИ 7, кроме выхода 9 последнего элемента 14 задержки, Сигналы, поступающие с выхода

55 элемента ИЛИ 7, являются сигналами сдвига, которые идут с частотой, не превышающей максимально допустимую частоту сдвига регистра 11.

Сигналы сдвига поступают с выхода элемента ИЛИ 7 на вход сдвига первого сдвигающего регистра 11, на вход первого элемента И 13, на вход цепочки последовательно соединенных элементов 12 задержки, количество которых на единицу меньше, чем количество блоков 10 постоянной памяти и, соответственно, сдвигающих регистров 11 и элементов И 13.

Таким образом, сигналы (импульсы), идущие с выхода элементов 12 задержки и поступающие на первые входы элементов И

13, а также сигнал, приходящий на первый вход элемента И 13, образуют несколько синхросерий соответственно числу элементов И 13. Одноименные синхроимпульсы

"соседних" синхросерий сдвинуты один относительно другого на интервал времени, определяемый временем задержки элемента задержки и числом этих элементов.

С выходов 8 элементов И 13 поступает по одному одноименному синхроимпульсу от каждой синхросерии, Следовательно, после поступления первого сигнала первой синхросерии на первый элемент .И 13 второй сигнал этой же серии приходит, когда на остальные соответствующие элементы И 13 поступит по одному сигналу всех других синхросерий.

Таким образом, при поступлении на элементы И 13 соответствующих синхросерий с выходов 8 элементов И 13 выдается информация, идущая через регистры 11 из блоков 10 памяти, Информация с выходов 8 всех накопителей 6 поступает на элемент

ИЛИ 1.

Второй накопитель начинает работать, когда на его вход 2 считывания поступает сигнал считывания с выходов 9 первого накопителя 6 после прохождения всей цепочки элементов 14 задержки первого накопителя 6. К началу работы второго накопителя 6 информация, записанная по первому адресу во всех блоках 10 памяти первого накопителя 6, считана. Когда сигнал считывания пройдет всю цепочку элементов

14 задержки второго накопителя 6, он с выхода 9 поступит последовательно на входы

2 считывания накопителей 6. После этого на блоки 10 постоянной памяти приходит новый адрес по входам 4, и на вход 2 считывания первого накопителя 6 приходит новый сигнал считывания. Следовательно, двоичные разряды информации, поступающие с элементов И 13 всех накопителей 6 и прихо1725259

50

55 дящие на элемент ИЛИ 1, не накладываются один на другой.

B ПЗУ частота выдачи информации может многократно превышать частоту считывания функционально законченной микросхемы постоянной памяти (блока 10 памяти).

При необходимости построить многоразрядное ПЗУ на основе предлагаемого используют количество описанных устройств, равное числу разрядов многоразрядного слова, объединяя у устройств входы считывания, тактовые и адресные, предназначив для считывания разрядов хранимых в постоянном запоминающем устройстве слов выходы соответствующих этим разрядам устройств.

Формула изобретения

1, Постоя нное запоминающее устройство, содержащее накопители информации и элемент ИЛИ, входы которого соединены с информационными выходами соответствующих накопителей информации, а выходявляется выходом устройства, вход считывания и адресные входы первого накопителя информации являются соответственно входом считывания и адресными входами устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия устройства, адресные входы первого накопителя информации соединены с соответствующими адресными входами остальных накопителей информации, тактовые входы накопителей информации объединены и являются тактовым входом устройства, вход считывания каждого накопителя информации, кроме первого, соединен с выходом переноса предыдущего накопителя информации.

2. Устройство по и. 1, о т л и ч а ю щ е е5 с я тем, что накопитель информации, содержащий блоки памяти, регистры сдвига, элемент ИЛИ, элементы И, первые входы которых соединены с выходами соответствующих регистров сдвига, тактовые входы

10 которых объединены, входы разрешения приема данных объединены, а информационные входы соединены с соответствующими выходами блоков памяти, тактовые входы которых объединены и являются так15 товым входом накопителя, содержит две группы элементов задержки, в которых вход каждого элемента задержки, кроме первого соединен с выходом предыдущего элемента задержки, выходы элементов И являются

20 информационными выходами накопителя, тактовые входы регистров сдвига соединены с тактовыми входами блоков памяти, входы выборки которых являются входом считывания накопителя и соединены с вхо25 дами разрешения приема данных регистров сдвига, первым входом элемента ИЛИ, входы которого соединены с входами соответствующих элементов задержки второй группы, выход последнего из которых явля30 ется выходом переноса накопителя, вторые входы элементов И, кроме первого, соединены с входами сдвига соответствующих регистров сдвига и выходами соответствующих элементов задержки первой

35 группы, а второй вход первого элемента И соединен с входом сдвига первого регистра сдвига, входом первого элемента задержки первой группы, выходом элемента ИЛИ, соответствующие адресные входы блоков па40 мяти объединены и являются адресными входами накопителя.

1725259 бил,7

45

Составитель Ю, Дроботов

Техред М,Моргентал Корректор С. Шевкун

Редактор А. Козориз

Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101

Заказ 1179 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5