Устройство для кодирования и декодирования сигналов цифрового модема

 

Изобретение относится к вычислительной технике и технике связи. Его использование в системах передачи высокоскоростных сигналов позволяет повысить помехоустойчивость за счет обеспечения работы модема с повышенной кратностью манипуляции Устройство содержит в блоке 10 кодирования дифференциальные кодеры 3,4, а в блоке 11 декодирования - элемент 7 ИСКЛЮЧАЮЩЕЕ ИЛИ и дифференциальный декодер 8. Благодаря введению в блок 10 кодирования распределителя 2 потока входных импульсов и дифференциального кодера 5 в устройстве обеспечивается кодирование и декодирование сигналов для передачи в цифровом модеме с восьмифазной манипуляцией. 1 з.п. ф-лы, 3 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК ((9) ((I f

ГОСУДАРСТВЕННОЕ ПАТЕНТНОЕ

ВЕДОМСТВО СССР

{ГОСПАТЕНТ СССР) Оп И САН И Е- И ЗОБ РЕТЕ Н ИЯ

К АВ ОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4865622/24 (22) 10,09.90 (46) 23,12,92. Бюл. I+ 47 (71) Ленинградское отделение Научно-исследовательского института радио (72) Ю.A.Ëàäà (56) Заявка Франции M 2559006 кл. Н 04 1 27/18, 1985.

Заявка ЕП В М 0206203, кл. Н 04 L 27/18, 1986. (54) УСТРОЙСТВО ДЛЯ КОДИРОВАНИЯ И

ДЕКОДИРОВАНИЯ СИГНАЛОВ ЦИФРОВОГО МОДЕМА (57} Изобретение относится к вычислительной технике и технике связи. Его (я)я Н 03 M 13/00, Н 04 1. 27/18 использование в системах передачи высокоскоростных сигналов позволяет повысить помехоустойчивость за счет обеспечения работы модема с повышенной кратностью манипуляции. Устройство содержит в блоке

10 кодирования дифференциальные кодеры

3,4. а в блоке 11 декодирования — элемент 7

ИСКЛЮЧАЮЩЕЕ ИЛИ и дифференциальный декодер 8. Благоцаря введению в блок

10 кодирования распределителя 2 потока входных импульсов и дифференциального кодера 5 в устройстве обеспечивается кодирование и декодирование сигналов для передачи в цифровом модеме с восьмифазной манипуляцией, 1 з.п. ф-лы, 3 ил.

1783625

Xn = (Tn + Hn/2) + Xn-1, Изобретение относится к вычислительной технике и технике связи и может быть использовано в радиорелейных и спутниковых системах связи для передачи высокоскоростных цифровых сигналов данных и сигналов цифрового телевидения.

Известно устройство для кодирования и декодирования, содержащее блок кодирования для преобразования цифровой последовательности Тп двоичных сигналов в две цифровые последовательности Х, и У и блок декодирования для восстановления цифровой последовательности Тл с помощью последовательностей Хп и Уп, подаваемых на его вход.

Блок кодирования содержит входную клемму для подачи цифровой последовательности Тп, преобразователь последовательной формы сигналов в двухканальную параллельную информацию со сдвигом между каналами на 1/2 периода данных, два одноканальных дифференциальных кодера.

Блок декодирования содержит два одноканальных дифференциальных декодера и преобразователь двухканальной параллельной информации со сдвигом между каналами на 1/2 периода данных в сигналы последовательной формы, а также выходную клеМму, являющуюся выходом блока декодирования, входом которого являются входы первого и второго одноканальных дифференциальных декодеров.

Известно устройство для кодирования и декодирования, содержащее блок кодирования для преобразования цифровой последовательности Тп двоичных сигналов в две цифровые поСледовательности X„Yn и блок декодирования для восстановления цифровой последовательности Тп с помощью последовательностей Хп и Ул, подаваемых на его вход.

Блок кодирования содержит первую логическую цепь для присвоения каждому биту последовательности Хп одинакового двоичного значения "1" (или "0"), когда выполняется .логическое соотношение где Нлд — импульсы фазовой синхронизации с битами Тп, и вторую логическую цепь для присвое.ния каждому биту последовательности Уп одинакового значения "1" (или "0"). когда выполняется логического соотношение

Yn- Tn+ Xn+Xn- + Yn-1

Первая логическая цепь состоит из одHoK8HBllbH0fo дифференциального кодера, построенного на элементе ИСКЛЮЧАЮЩЕЕ ИЛИ, и элемента памяти на один бит и второго элемента ИСКЛ ЮЧАЮ ЩЕ Е ИЛИ, а вторая логическая цепь состоит из элемента

НЕ, элемента 2 И-kE и второго дифференциального кодера, построенного на элементе ИСКЛЮЧАЮЩЕЕ ИЛИ и элемента памяти на один бит.

Блок декодирования содержит логическую цепь для присвоения каждому биту последовательности Тп одинакового двоичного значения, когда выполняется логическое соотношение

Tn = Xn + Xn-1 + Yn + Yn-1

Логическая цепь блока декодирования состоит из двухразрядного элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и одноканальногодифференциального декодера, при этом входы элемента ИСКЛЮЧАЮЩЕЕ ИЛИ являются входом блока декодирования, выход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединен с входом одноканального дифференциального декодера, выход которого соединен с выходной клеммой и является выходом блока декодирования.

Устройство является наиболее близким к предлагаемому устройству и выбрано в качестве прототипа.

Недостатком прототипа является то, что он предназначен для кодирования-декодирования последовательности двоичных цифровых сигналов для цифрового модема со сдвигом и использованием четырех фазовых состояний, Цель изобретения — повышение помехоустойчивости за счет обеспечения работы модема с повышенной кратностью манипуляции.

Поставленная цель достигается тем, что в устройство для кодирования и декодирования сигналов цифрового модема, содержащее в блоке кодирования первый и второй дифференциальные кодеры, тактовые входы которых объединены и являются тактовым входом блока кодирования, при этом выход первого дифференциального кодера является первым выходом блока кодирования, в блоке декодирования дифференциальный декодер и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, первый и второй входы которого являются одноименными информационными входами блока декодирования, выход элемента ИСКЛЮЧАЮЩЕЕ

ИЛИ соединен с информационным входом дифференциального декодера, тактовый вход и выход которого являются соответст1783625 венно тактовым входом и выходом блока декодирования, в блок кодирования введен третий дифференциальный кодер и распределитель потока входных импульсов, информационный вход которого является 5 информационным входом блока кодирования, тактовый вход распределителя потока входных импульсов объединен с тактовым входом третьего дифференциального кодера и подключен к тактовому входу блока 10 кодирования, первый-третий выходы распределителя потока входных импульсов соединены с информационными входами соответственно первого-третьего дифференциальных кодеров. выходы второго и 15 третьего дифференциальных кодеров являются соответственно вторым и третьим вы- ходами блока кодирования, в блоке декодирования третий вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ является третьим вха- 20 дам блока декодирования.

Распределитель потока входных импульсов содержит дешифратор. первый-третий триггеры и делитель частоты на три, вход кстсрогс является тактовым входом 25 распределителя, выходы делителя частоты на три соединены с входами дешифратсра, первый-третий выходы которого подключе-

Hbl к тактовым входам соответственно первого-третьего триггеров, информационные 30 входы которых объединены и являются информационным входом распределителя, выходы первого-третьего триггеров"являются соответственно первым-третьим "выходами распределителя. 35

На фиг. 1 представлена структурная схема устройства кодирования и декодирования; на фиг. 2 — структурная схема распределителя потока входных импульсов; на фиг, .

3 — временные диаграммы. 40

Устройство для кодирования и декодирования сигналов цифрового модема содержит входную клемму 1, распределитель потока входных импульсов 2, первый одноканальныйдифференциальный кодер 3, вто- 45 рой одноканальный дифференциальный кодер 4, третий одноканальный дифференциальный кодер 5, тактовый вход 6, трехзразрядный элемент ИСКЛЮЧАЮЩЕЕ

ИЛИ 7, одноканальный дифференциальный 50 декодер 8, выходную клемму 9, блок кодирования 10 и блок декодирования 11, Входная клемма 1, являющаяся входом блока кодирования 10, соединена с входом распределителя потока входных импульсов 55

2, первый, второй и третий выходы которого соединены соответственно с входами первого 3, второго 4 и третьего 5 одноканальных дифференциальных кодеров, выходы которых являются выходами блока кодирования 10. Выход элемента 7 ИСКЛЮЧАЮЩЕЕ ИЛИ соединен с входом одноканального дифференциального декодера 8, Первый, второй и третий входы элемента 7

ИСКЛЮЧАЮЩЕЕ ИЛИ являются входами блока декодирования 11. Выход одноканального дифференциального декодера 8 соединен с выходной клеммой 9 и является выходом блока декодирования 11. Тактовые входы одноканальных дифференциальных кодеров 3,4 и 5, а также тактовый вход распределителя потока входных импульсов 2 соединены с входной клеммой 6, которая является тактовым входом блока кодирования 10.

Устройство работает следующим образом. На входную клемму 1 блока кодирования 10 поступает цифровая последовательность Тп (см. фиг. 3). Распределитель потока входных импульсов 2 осуществляет и роцедуру распределения входного потока данных по правилу: каждые первые, вторые и третъи импульсь1 дайных поступают соответственно на первой, второй и третий выходы распределителя 2. В результате этого формируются три последовательности сигналов Х, Ук и Ек, которые автоматически получают сдвиг между каналами на 1/3 периода данных, Далее над этими последовательностями осуществляется "ПрЬ1 едура дифферен циал ьного кодирования Одноканальными дифференциальными кодерами

3-5, в результате чего образуются три новые последовательности данных

Xn = ХКС+ Хп-1, Yn = Yk(+3 Уп-1, Zn = Zk(+ Zn-1, где (+ означает логическую операцию

ИСКЛЮЧАЮЩЕЕ ИЛИ, Эту процедуру называют введением относительности, Тем самым блок кодирования 10 создает три новые последовательности сигналов Хп, Уп и Zn со скоростью, сниженной в три раза, и со сдвигом между собой на 1/3 периода данных. Последовательности сигналов Xn, Yn u Zn являются выходными сигналами блока кодирования

10 и предназначены для использования в качестве информационных сигналов восьмифазных модуляторов, Далее с помощью когерентного демодулятора сигналов восьми фазовых состояний получают сигналы последовательностей Хп, У, и Zn, после чего последовательности сигналов Xn, Yn u Zn поступают на входы элемента 7 ИСКЛЮЧАЮЩЕЕ. ИЛИ блока декодирования 11. В результате этого на

1783625 выходе элемента 7 формируется последовательность

Tn - (Xn(9 Yn) + Zn= Хп О+ Уп О+2п.

Далее последовательность сигналов Тп, снимаемая с выхода элемента 7 ИСКЛЮЧАЮЩЕЕ ИЛИ, поступает на входодноканального дифференциального декодера 8, в результате работы которого обрадуется новая последовательность сигналов

Т и (Хп®Уп®2п)В(Хп-1ЕУп-192п-1)=

Xn S Xn- Ю Yn ® Yn-1 ®2п 92n-1.

При этом результирующая последова1 тельность Тп является полным аналогом входной последовательности Тп. Следовательно блок декодирования 11 полностью восстановил цифровую последовательность

Тп, прежде закодированную блоком кодирования 10. С выхода одноканального дифференциального декодера 8 цифровая последовательность Т и поступает на выходную клемму 9, являющуюся выходом блока декодирования 11.

Таким образом по сравнению с прототипом предложенное устройство обеспечивает кодирование-декодирование последовательности двоичных сигналов цифрового модема с повышенной кратностью манипуляции, а именно с использованием восьми фазовых состояний, Формула изобретения

1. Устройство для кодирования и декодирования сигналов цифрового модема, содержащее в блоке кодирования первый и второй дифференциальные кодеры, тактовые входы которых о ъединены и являются тактовым входом блока кодирования, выход первого дифференциального кодера, является первым выходом блока кодирования, в блоке декодирования содержатся дифференциальный декодер и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, первый и второй входы которого являются одноименными информационными входами блока декоди5 рования, выход элемента ИСКЛЮЧАЮЩЕЕ

ИЛИ соединен с информационным входом дифференциального декодера, тактовый вход и выход которого являются соответственно тактовым входом и выходом блока

10 декодирования, о т л и ч а ю щ е е с я тем, что, с целью повышения помехоустойчивости путем обеспечения работы модема с повышенной кратностью манипуляции, в блок кодирования введен третий дифференци15 альный кодер и распределитель г тока входных импульсов, информационный вход которого является информационным входом блока кодирования, тактовые входы распределителя потока входных импульсов

20 и треть го дифференциального кодера подключены к тактовому входу блока кодирования, первый-третий выходы распределителя потока входных импульсов соединены с информационными входами соответственно

25 первого-третьего дифференциальных кодеров, выходы второго и третьего дифференциальных кодеров являются соответственно вторым и третьим выходами блока кодирования, в блоке декодирования третий вход

30 элемента ИСКЛЮЧАЮЩЕЕ ИЛИ является третьим входом блока декодирования.

2. Устройство поп.1, отл и ча ю ще ес я тем, что распределитель потока входных импульсов содержит дешифратор, первый35 третий триггеры и делитель частоты на три, вход которого является тактовым входом распределителя, выходы делителя частоты на три соединены с входами дешифратора, первый-третий выходы которого подключе40 ны к тактовым входам соответственно первого-третьего триггеров, информационные входы которых объединены и являются информацйонным входом распределителя, выходы первого-третьего триггеров являются

45 соответственно первым-третьим выходами распределителя.

1783625

Риа. 2

А .г

Ф I

I I

1 < <

< <

1 !

<<<)1<<1<<<11

i

1 <111< I

1 <

) 1 ! <

I <

1 (I ! I I < I I <

<1 !1! <

i < I <

1 « I i I

1! < ! I I <1111

1 х(j I (I i .(j I < < (! 1

1 ! 1 I

1 I

Z! < 1

I I I < I <11 < I I I I

1 (< !

1 I <

1

11111(<1(i I I

1 I 1 I

g«9 У<(9>e i

1 1 « < < I < ! < !

1- I (I

Х,М4 л.

Составитель С.Шишкина

Редактор Г.Бельская; Техред М,Моргентал Корректор Л Лукач

Заказ 4522 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб„4/5

Производственно-,издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101

1 I < I

< ! I <

1«

< I

1 1