Устройство для сопряжения двух процессоров

 

Изобретение относится к вычислительной технике и может быть использовано при создании многопроцессорных вычислительных систем. Цель изобретения - повышение оперативности обмена данными. Устройство содержит блок оперативной памяти, первый и второй шйтгные формирователи, мультиплексор адреса, мультиплексор управления , с первого по четвертый триггеры, счетчик, первый и второй коммутаторы, с первого по шестой элементы И, с первого п э четвертый элементы ИЛИ, одновибратор, элемент НЕ. 2 ил.

. СО!ОЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

ГОСУДАРСТВЕННОЕ ПАТЕНТНОЕ

ВЕДОМСТВО СССР (ГОСПАТЕНТ СССР) К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ.

1 (21) 4911934/24 (22) 18,02.91 (46) 30,12,92. Бюл. М 48 (71) Производственное обьединение "Харьковский завод электроаппаратуры" (72) С.Н,Ткаченко, Н.Г.Тимонькин, С.Б.Никольский, В.С,Харченко, В.П.Улитенко и Е.В,Пугач (56) Патент США N . 4400801, кл, G 11 С 7/00, 1983, Авторское свидетельство СССР

Мт 1287167, кл., 6 06 F 12/16, 13/16, 1985, Авторское свидетельство СССР l% f515172; кл. G 06 F 15/16, 1987, Изобретение относится к вычислительной технйке и может быть использовано при создании многой роцессорн ых вычислител ьных систем;

Известно устройство, содер>кащее блок памяти, мультиплексор, триггер, шинный формирователь, Недостатком известного устройства является ограниченные функциональные возможности, обусловленные отсутствием средств межпроцессорного обмена через общую память.

Известно устройство. содержащее блок памяти, мультиплексор, триггер, шинный формирователь.

Недостатком указанного аналога является ограниченные функциональные возможности, вызванные отсутствием средств двустороннего обмена информацией между

„„53J „„1784983 А1 (я)5 G 06 F 12/16, 13/16

2 (54) УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ

ДВУХ ПРОЦЕССОРОВ (57) Изобретение относится к вычислительной технике vi может быть использовано при создании многопроцессорных вычислитель -. ных систем. Цель изобретения — повышение оперативности обмена данными, Устройство содержит блок оперативной памяти, первый и второй-шинные формирователи, мультиплексор адреса, мультиплексор управления, с первого по четвертый триггерь, счетчик, первый и второй коммутаторы. с первого по шестой элементы И, с первого и з четвертый элементы ИЛИ, одновибратор, элемент НЕ. 2 ил. оперативной памятью и каждым из сопрягаемых с ней процессоров.

Наиболее близким к предлагаемому является устройство для сопряжения двух процессоров через общую память, содержащее блок опертивной памяти, мультиплексор адреса. первый шинный формирователь, три,гер, второй шинный формирователь, мультиплексор управления оперативной памятью и элемент НЕ, причем первый второй информационные входы мультиплексора адреса соединены с адресными выходами соответственно первого и второ. го процессоров, информационный выход мультиплексора адреса соединен с адресным входом блока оперативной памяти. информационный вход-Выход которого соединен с первым информационным входом-выходом первого шинного формирователя, второй информационный вход-выход

1784983

4 ,которого соединен с входом-выходом дан- сор, выставив запрос на доступ к общей паных первого процессора устройства, вьиод мяти, непроизводительно простаивает, ожи триггера соединен C управляющим входом дая окончания обмена данными между мультиплексора адреса и с входом разреше- . общей памятью и первым процессором. Дония первого шинного формирователя, пер- 5 ступ к общей памяти второй (первый) процесвый информационный вход-выход второго сор получает только в момент обмена шинного формирователя соединен с инфор- последним словом данных из массива пере- мационным входом-выходоМ блока- опера- даваемой информации между первым (вто тивной памяти, второй информационный рым) процессором, В этом случае снижается вход-выход второго шинного формировате- 10 оперативность обмена данными, т.к. время ля соединен с входом-выходом данных вто- " доступа процессора в общей памяти будет рого-процессора устройства, выход запроса равно сумме времен передачи всех слов данкоторого:соединен с инверсйым входом ных из массива передаваемой информации сбросатриггера,инверсный входустановки между другим процессором и общей пакоторого соединен с выходом запроса от 15 мятью. В устройстве — прототипеотсутству- первого nроцессора устройства, выход óï- ют технические средства, позволяющие равленйя чтением-запйсью от первого про- обеспечить поочередное обслу>кйвание цессора которого соединен с управляющйм двух процессоров в режиме передачи оди - . входом первого шинного формйрователя и . ночных слов данных между процессорами и первым информационным входом первой 20 общей памятью, Невозможность быстрого труппы мультиплексора управления опера- доступа к общей памяти существенно понитивной памятью, второй информационный: жает оперативность обмена данными в мно- .вход первой группы которого соединен с гопроцессарных вычислительных системах, . выходом управления обьемом от первого . В связи с этим целью изобретенйя является . процессора устройства, выход управления 25 повышение оперативности обмена даннычтением — записью от второго процессора .ми предлагаемого устройства, устройства соединен с управляющим вхо- . Поотавленнаяцельдостигаетсятем, что дом второго шинного формирователя и пер- в устройство для сопря>кения двух процес,BbiM информационным входом второй. саров через общую. память, содержащее, труппы мультиплексора управления опера- 30 блок оперативной памяти, первйй и второй . .. тивной памятью, второй информационный шинйыеформирователи,мультиплексорад,, вход второй группы которого соединен с реса, мультиплексор управления; первый выходом управления обменом от второго. триггер, элемент НЕ; причем, первый и втопроцессора устройства, первый информа- рой информационнйе входы мультиплексоционный выход мультиплексора управле- 35 ра адреса соединены соответственно с ния оперативной памятью соединен с адресными входами первого и второго прс- входом:уйравления чтением-записью блока цессоров; инфорационный вход мульти-, оперативной памяти, вход управления об- плексора адреса соединен с: адреснь1м -. меном которого соединен с вторым инфор- входом блока оперативной памяти, инфор- : мационным выходом мультиплексора 40 мационныйвход-выходкоторогосоединен управления оперативной памятью,.входуп- . с первыми ийформацйонными входами— равления которого соединен с выходом выходами первого и второго шинных фор триггера, входом подтверждения запроса мирователей, вторые информационные вхоот первого процессора устройства и входом ды-выходы первого и второго шинных элемента НЕ, выход ко срого соединен с 45 формирователей соединены с входами- вывходом разрешения второго шинного фор- ходами данных соответствейно первого и

",- ::.: мирователя и входом подтвержденйя за- : второго процессоров, входы управлеййя проса второму процессоруустрайства,: чтением-записью которых соедийены соНедостатком устройства - прототипа ответственно с первыми управляющими явлеятся низкая оперативность обмена, 50 входами первого и второго шинных формикоторая обусловлена следующим. В уст- рователей и первыми информационными ройстве -, прототипе осуществляется дву- " входами первой и второй групп входов мульстбронний обмен информацией между типлексора управления, входы управления общей памятью и каждым иэ сопрягаемых с обменом первого и второт процессоров соней: процессоров. Первый (второй) tlpoUec 55 единенысоответственносовторымиинфор сор; выставив запрос на доступ и общей мационными входамй первой и второй йамяти и получив разрешение на обмен групп входов мультиплексора управления, данными, обеспечивает обмен массивом первый и второй информационные выходы слов данных между общей памятью и своей - которого соединены соответственно со âõî . паМятью. При этом второй (первый) прбцес- дами управления чтением-записью и управ1784983 второго процессора, дополнительно введе- 5 ны второй, третий и четвертый триггеры, счетчик, первый и второй коммутаторы, первый-шестой элементы. И, первый-четвертый элементы ИЛИ, одновибратор, причем входы запроса доступа первого и второго про-, 10 цессоров соединены соответственно с

Обращение к общей памяти процессоры осуществляют в режимах одиночного и первым и вторым входами первого коммутатора и с первыми входами, соответственно первого и второго элементов ИЛИ, выходы группового достуйов. Причем режим груп15 пового доступа подразделяется на режимы немедленного и отсрочанного группового которых соединены соответственно с единичным и нулевым входами первого триггедоступа, Для обращения к общей памяти ра, выход первого триггера соединен. с прямым входом первого элемента И, выход процессоры формируют сигналы запроса которого соединен с первым входом треть- .доступа по первым и вторым входам. Если егоэлемента ИЛИ, выходтретьегоэлемнета 20 процессоры формируют сйгналы запроса

ИЛИ соединен с адресными входами мультиплексоров адреса и управления, со вто доступа по первым входам, то устройство обслу>кивает тат процессор, который первым выдал сигнал запроса доступа, в ре>киме одиночного доступа к общей памяти . рым управляющим входом первого шинного формирователя, выходом разрешения до25 После обмена всем массивам информации ступа первому процессору и входам элементаНЕ,входсрочногозапросадоступаперваго между одним процессором и. общей па.процессора соединен с третьим входом riep- -мятью устройство обеспечивает обмен инвого коммутатора, первым входом второго . формацией между другим процессором и элемента И, прямым и инверсным входами общей памятью, реализуя режим одиночно30 го доступа к оперативной памяти. Кроме соответственно третьего и четвертого злементов И, выходы которых соединены соответственно со вторыми входами первого и того, в данном режиме устройство может функционировать при формировании одним второго элементов ИЛИ, вход срочного за-. проса второго процессора соединен с четиз процессоров сигнала запроса доступа к общей памяти по второму входу, Режим немедленного группового досту35 вертым входбм первого коммутатора, с па к общей памяти обеспечивается одноврепрямым и инверсным входами соответственно четвертого и третьего элементов № с вторым входом второго элемента И, выменным формированием процессорами сигналов запроса доступа по вторым входам. В данном случае устройство обеспечиход которого соединен с первым входом четвертого элемента И, с первым инверс- 40. вэет обмен одним словом данных между ным и первым прямым входами второго общей памятью и одним из процессоров. коммутатора, выход первого коммутатора После передачи одного слова данных между соединенсединичнымвходомвтороготриг- . общей памятью и одним из процессоров гера, со вторым инверсным и вторым пря- устройство обеспечивает обмен одним сломым входами второго коммутатора, выход 45 вом данных между другим процессором и которого соединей с нулевым входом памятью,Такойобменданнымипроисходит третьего триггера, выход гретьего триггера до момента окончания передачи всего массоединен с инверсным входом первого эле- сива информации, ментаИ, первымвходомпятогозлементаИ, Режим отсроченного группового досту- входом одновибратора и нулевым входом 50 па к общей памяти релаизуется, когда уствторого триггера, выход которого соединен ройство обслуживает один из процессоров с первым входом шестого элемента И, вы- в режиме одиночного доступа, а другой проход которого соединен со счетным входом цессор формирует сигнал запроса доступа счетчика, выход одновибратора соединен с по второму входу. После приема сигнала нулевым входом счетчика, выход которого запроса доступа по второму входу от второления обменом блока оперативной памяти, выход элемента НЕ соединен со вторым управляющим входом второго шинного формирователя и выходом разрешения доступа соединен са вторым входом четвертого элемента ИЛИ, выход четвертого элемента

ИЛИ соедийен с единичным входом третье-. го триггера, вход синхронизации устройства соединен со вторым входом шестого элемента И и вторым входом пятого элемента И, выход которого соединен со счетным входом четвертого триггера, выход четвертого триггера соединен со вторым входом третьего элемента ИЛ№

Сущность изобретения состоит в повышении оперативности обмена да н н ы м и путем обеспеченйя возможности поочередного пословного обмена данными между общей йэмятью и каждым из сопрягаемых с ней процессоров, . го процессора и истчечения допустимого времени ожидания вторым процессором доступа к общей памяти устройство начинает обслуживать поочередно два процессора.

После обмена одним словом данных между

1784983 общей памятью и одним из процессоров устройство обеспечивает передачу одного . слова данных между общей памятью и другим процессором.

Таким образом, процессору, формирующему сигнал запроса доступа по второму входу, общая память представляется не после окончания обмена всем массивом информации между другим процессором и общей памятью, а после окончания допустимого времени ожидания. Оставшийся массив данных, передаваемых между общей памятью и процессором, который устройство обслуживало до поступления сигнала запроса доступа по второму входу от другого процессора, будет передаваться на фоне обмена данными между общей памятью и процессором, сформировавшим сигнал запроса доступа по второму входу.

Режим отсроченного группового доступа к общей памяти может также обеспечиваться в том случае, когда устройство обслуживает один из процессоров, сформировавшем сигнал запроса доступа по второму входу в режиме одиночного доступа к общей памяти, а второй процессор формирует сигнал запроса достуйа по первому входу, Таким образом, совмещенное обслуживание двух процессоров при доступе к общей памяти существенно повышает оперативность обмена данными.

На фиг.1 представлена фукнциональная . схема устройства; на фиг,2 — функциональная схема триггера 6.

Устройство для сопряжения двух процессоров (фиг.1) содержит блок оперативной памяти 1, первый 2 и второй 3 шинные формирователи. мультиплексор адреса 4, мультиплексор управления 5. первый триггер 6, второй триггер 7, третий триггер 8, четвертый триггер 9, счетчик 10, первый И и второй 12 коммутаторы, третий 13, четвертый 14, второй 15, первый 16, пятый 17 и шестой 18 элементы И, четвертый 19, третий

20, первый 21 и второй 22 элеМенты ИЛИ, одновибратор 23, элемент HE 24 адресные входы 25 и 26, первый и второй входы запросов доступа 27 и 28, соответственно от первого" и второго процессоров, третий и четвертый входы запросов доступа 29 и 30, соответственно первого и второго процессоров. входы-выходы данных 31 и 32, Входы управления чтением — записью 33 и 34, входы упавления обменом 35 и 36, выходы разрешения доступа 37 и 38, вход 39 синхронизации устройства, первый 40 и второй

41 процессоры.

Триггер 6 (фиг,2) содержит триггер 42, первый 43, второй 44 элементы И.

Первый и второй информационные входы мультиплексора 4 адреса соедийены соответственно с адресными входами 25, 26 первого 40 и второго 41 процессоров, ин5 формационный вход мультиплексора 4 адреса соединен с адресйым входом блока 1 оперативной памяти, информационный вход-выход которого соединен с первыми информационными входами-выходами пер10 вого 2 и второго 3 шинных формирователей, вторые информационные входы-выходы первого 2 и второго 3 шинных формирователей соединены с входами-выходами данных

31, 32, соответственно первого 40 in второго

15 41 процессоров, входы управления чтением-записью 33, 34 которых соединены соответственно с первыми управляющими входами первого 2 и второго 3 шинных формирователей и первыми информационными

20 - входами первой и второй групп входов мультиплексора 5 управления, входы управления обменом 35, 36 первого 40 и второго 41 процессоров соединены соответственно со вторыми информационными входами пер25 eoA in второй групп входов мультиплексора

5 управления, первый и второй информационные выходы которого соединены соответственно со входами управления чтением-записью и управления обменом

30 блока 1 оперативной памяти, выход элемента HE 24 соединен со вторым управляющим входом второго 3 шинного формирователя и выходом 38 разрешения доступа второго процессора, первые входы запроса доступа

35- 27, 28 первого 40 и второго 41 процессоров соединены соответственно с первым и вто- . рым входами первого 11 коммутатора и с первыми входами соответственно первого

21 и второго 22 элементов ИЛИ, выходы

40 которых соединены соответственно с единичным и нулевым зходами первого триггера 6, выход первого триггера 6 соединен с прямым входом первого элемента И 16, выход которого соединен с первым входом

45 третьего элемента ИЛИ 20, выход третьего элемента ИЛИ 20 соединен с адресными входами мультиплексоров адреса 4 и управления 5, со вторым управляющим входом первого шинного формирователя 2, выхо50 дом 37 разрешения доступа первому процессору 40 и входом элемента HE 24, второй вход 29 запроса доступа первого процессора 40 соединен с третьим входом первого коммутатора 11, первым входом второго

55 элемента И 15, с прямым и инверсным входами соответственно третьего 13 и четвер гого 14 элементов И, выходы которых соединены соответственно со вторыми входами первого 21 и второго 22 элементов

ИЛИ, второй вход 30 запроса доступа второ1784983 го процессора 41 соединен с четвертым входом первого коммутатора 11, с прямым и инверсными входами соответственно четвертого 14 и третьего 13 элементов И, со вторым входом второго элемента И 15, выход которого соединен с первым входом четвертого элемента ИЛИ 19, с первым инверсным и первым прямым входами второго коммутатора 12, выход первого коммутатора 11 соединен с единичным входом второго триггера 7, со вторым инверсным и вторым прямым входами второго коммутатора 12, выход которого соединен с нулевым входом третьего триггера 8, выход третьего триггера 8 соединен с инверсным входом первого элемента И 1.6, первым входом пятого элемента И 17, входом одновибратора 23 и нулевым входом второго триггера 7, выход которого соединен с первым входом шестого элемента И 18, выход которого соединен со счетным входом счетчика 10, выход одновибратора 23 соединен с нулевым входом счетчика 10. выход которого соединен со вторым входом четвертого элемента ИЛИ

19. выход четвертого элемента ИЛИ 19 соединен с единичным входом третьего тригГе.ра 8, вход 39 синхронизации устройства соединен со вторым входом шестого элемента И 18 и вторым входом пятого элемента И 17, выход которого соединен со счетным входом четвертого триггера 9, выход четвертого триггера 9 соединен со вто. рым входом третьего элемента ИЛИ 20.

Назначение основных функциональных элементов устройства состоит в следующем. ..Блок 1 оперативной памяти предназначен для хранения программ и данных многопроцессорной вычислительной системы, Шинные формриователи 2 и .3 служат для управления двунапралвенной передачей данных между процессорами 40, 41 и блоком 1 оперативной памяти, Мультиплексор 4 зрресэ предназначен для коммутации кодов адреса, поступающих от процессоров устройства.

Мультиплексор 5 обеспечивает коммутацию управляющих сигналов, которые управляют режимами работы блока 1 оперативной памяти.

1, Триггер 6 предназначен для формирования управляющего сигнала, обеспечивающего доступ к блоку 1 одному из процессоров в режиме одиночного доступа.

Триггеры 7, 8 и 9 служат для формирования управляющих сигналов, обеспечивающих доступ к блоку 1 оперативной памяти двух процессоров в режиме группового доступа к общей памяти.

Счетчики 10 формирует управляющий сигнал, переводящий устройство в режим группового доступа при поступлении сигнала срочного запроса доступа от одного из

5 процессоров.

Коммутатор 11 обеспечивает формирование управляющего сигнала, который разрешает групповой доступ к общей памяти двум процессорам.

10 Коммутатор 12 формирует управляющий сигнал после окончания группового об-. мена данными между процессорами и общей памятью.

Элементы И 13 и 14, И 16, ИЛИ 21 и ИЛ И

15 22 служат для деформировэния управляю- . щих сигналов в режиме одиночного обмена даными между одним из процессоров и блоком общей памяти..

Элементы И 15; И 17, И 18, ИЛИ 19, 20 одновибратор 23 формируют управляющие сигналы в режиме группового обмена данными между процессорами и блоком 1 orieративной памяти при наличии сигналов срочного запроса доступа от процессоров.

25 Элемент ИЛИ 20 формирует управляющий сигнал, разрешающий доступ к блоку общей памяти одному из процессоров. Единичный управляющий сигнал на выходе элемента ИЛИ 20 разрешает доступ к-общей

30 памяти процесору 40. Нулевой сигнал на выходе разрешает доступ процессору 41, Элемент НЕ 24.служит для формирования сигнала разрешения доступа к общей памяти процессору 41.

35 Работа устройства для сопряжения двух процессоров через общую память возможна в следующих режимах . режиме единичного доступа к оперативной памяти; режиме немедлейного группового доступа к one40. ративной памяти; режиме отсроченного группового доступа к оперативной памяти.

В исходном состоянии триггеры 6, 7, 8, 9 находятся в нулевом состоянии, Цепи установки в исходное состояние условно не

45 показаны.

Режим единичйого доступа к оператив-

-ной памяти.

Устройство начинает работу в данном . режиме с выдачи процессором сигнала зэ50 просадоступа нэ первом выходе 27 или сигнала запроса доступа на втором выходе 29. обеспечивая переключение трйггера 6 в единичное состояние, Единичный сигнал с выхода 27 через элемент ИЛИ 21 поступает

55 на вход установки в единичное состояние триггера 6. Разрешающим сигналом для прохождения единичного сигнала через элемент И 13 и дальнейшего прохождения на единичный вход триггера 6 является нулевой сигнал, поступающий со второго вхо1784983

12 да 30 запроса доступа второго процессора и означающий, что данному процессору не требуется срочный доступ к общей памяти.

Единичный сигнал с единичного выхода триггера 6 поступает через элементы И 16 и

ИЛИ 20 на адресный вход мультиплексора 4 адреса и разрешает прохождение кода адреса со входа 25 через мультиплексор 4 адреса на вход блока 1 оперативной памяти (ОП). Разрешающим сигналом для прохождения единичного сигнала через элемент И

16 является нулевой сигнал, поступающий на инверсный вход элемента И 16 с единичного выхода триггера 8, Следует отметить, что единичный vi нулевой сигналы на выходе элемента ИЛИ 20 обеспечивают прохождение кода адреса через мультиплексор 4 адреса соответственно со входом

25.и 26 первого и второго процессоров.

Единйчный сигнал с выхода элемента

ИЛИ 20 включает в работу шинный формирователь 2 и обеспечивает коммутацию мультиплексора 5 управления одновременно выдавая на выход 37 сигнал разрешения доступа к общей памяти первому процессору, Процессор;-получив сигнал разрешения доступа, формирует сигналы на выходах 33, 35, выбирая направление передачи данных через шинный формирователь 2 и обеспечивая управление режимом работы блока 1. ОП (записью или считыванием данных).

Единичный сигнал, формируемый на выходе элемента ИЛИ 20 и поступающий на адресный вход мультиплексора 5 управления обеспечивает прохождение управляющих сигналов со входом -33, 35 первого — процессора на входы управления чтениемзаписью и обмена блока 1 ОП. По завершении обмена данными процессор 40 снимает сигнал запроса доступа с первого входа 27 или сигнал запроса доступа со второго вхо: да 29. Устройство готово к обслуживанию запроса от второго процессора.

При обращении к блоку 1 второго процессора 41 со входов 28. 30 устройство функционирует аналогичным образом. Триггер

6 переводится в нулевое состояние, Нулевой сигнал с единичного выхода триггера 6 через элементы И 16, ИЛИ 20 поступает на адресные входы мультиплексора 4 адреса и мультиплексора 5 управления, а также элемента НЕ 24. На выходе элемента НЕ 24 формируется единичный сигнал, который включает шинный формирователь 3 и выдает сигнал разрешения доступа на выход 38 второму процессору 41, . При одновременном поступлении сигналов запроса доступа к ОП на первые входы 27 и 28 триггер 6 сохраняет свое со- стояние (см. фиг.2), осуществляя обслуживаили 41 и устройство обслуживает соответственно другой процессор.

10 Данный режим функционирования мо20

25 сигнал с выхода триггера 8 запрещает про30 хождение сигнала с выхода триггера 6 через элемент И 16 и разрешает прохождение такпочередное обслуживание двух процессо40 ров. После выдачи или приема одного слова

45 устройства настраиваются на обслуживание другого процессора, который обменивается также одним словом данных с блоком 1.

55 нием одного из процессоров аналогично описаному процессу.

После снятия сигнала с первого входа

27 или 28 запроса доступа к блоку 1 процессором 40 или 41, получившим доступ, триггер 6 переключается под воздействием сигнала запроса от одного процессора 40 жет обеспечиваться формированием одним из процессоров сигнала запроса доступа по второму входу 29 или 30, когда другой процессор не требует обслуживания и не формирует сигналов запросов доступа к общей памяти.

Режим немедленного группового доступа к оперативной памяти.

Данный режим функционирования обеспечивается путем одновременного поступления сигналов запроса доступа к ОП со вторых входов 29 и 30 соответственно от первого и второго процессоров. В результате поступления сигналов на выходе элемента И 15 формируется единичный сигнал, поступающий через элемент ИЛИ 19 на единичный вход триггера 8 и переводящий последний в единичное состояние. Единичный товых импульсов со входа 39 устройства через элемент И 17 на счетный вход триггера

9. С очередным поступлением тактового импульса на вход 39 устройства на выходе триггера 9 поочередно формируются единичные и нулевые сигналы, которые на выходе элемента ИЛИ 20 обеспечивают данных из блока 1 от одного процессора мультиплексоры 4 и 5 и соответствующий шинный формирователь с очередным поступлением тактового импульса на вход 39

Режим остроченного группового доступа.

Рассматриваемый режим функционирования устройства устанавливается при наличии сигнала запроса доступа по первому входу от одного процессора и сигнала запроса доступа по второму входу от другого процессора. При этом процессор, требующий срочного обмена данными ожидает доступа к блоку 1 общей памяти не больше допустимого времени. Если время ожидания будет превышать допустимое время доступа, то устройство обеспечивает пооче1784983 редное обслуживание процессоров. Время ожидания является одинаковым для процессоров и устанавливают счетчиком 10, Рассмотрим работу устройства при выдаче на первый вход 27 сигнала запроса доступа к блоку I от первого процессора и поступлении сигнала запроса доступа. со второго входа 30 от второго процессора. В результате поступления данных сигналов на выходе коммутатора 11 формируется единичный сигнал, поступающий на единичный вход триггера 7 и переводящий последний в единичное состояние. Единичный сигнал с единичного выхода триггера 7 разрешает прохождение тактовых импульсов са входа,ми 39 устройства через элемент И 18 на вход счетчика 10, Время ожидания доступа к общей памяти процессором, выдавшим сигнал запроса доступа по второму входу, определяется разрядностью счетчика 10. При переполнении- счетчика 10 на его выходе формируется единичный сигнала, проходящий через элемент ИЛИ 19 и переводящий триггер 8 в единичное состояние, Единичный сигнал с выхода триггера 8 разрешает праха>кдение тактовых импульсов через элемент И 17 и запрещает прохождение сигналов через элемент И 16, а также устанавливает триггер 7 и счетчик 10 в исходное (нулевое) состояние. Причем формирование сигнала установки B исходное состояние счетчика 10 обеспечивается одновибратаром 23 с задержкой, С выхода элемента И 17 на счетный вход триггера 9 начинают поступать тактовые импульсы, которые изменяют его состояние, Единичное и нулевое состояние триггера 9 обеспечивает поочередное предоставление процессором общей памяти.

Следует отметить, что при поочередном, обслуживании процессоров на выходе коммутатора 12 формируется единичный сигнал, поступающий на нулевой вход триггера

8, По окончании режима группового доступа к оперативной памяти на выходе коммутатора 12 снимается единичный сигнал, по заднему фронту которого триггер 8 устанавливается в исходное (нулевое) состояние.

При поступлении на первый вход 28 сигнала запроса доступа от второго прцоессора и на второй вход 29 сигнала запроса доступа от первого процессора устройство функционирует аналогично описанному процессору.

После снятия одним из процессоров сигнала запроса доступа устройство переходит в режим одиночнога доступа к опе- ративной памяти, обслуживая другой процессор.

Данный режим фуккцикировакия ма>кет быть реализован, если устройство обслуживает один из процессоров. выдавшим сигнал запроса доступа по второму входу, и в этот мом6нт формируется сигнал запроса доступа по первому входу. Например, на первый вход 29 поступает сигнал запроса доступа ат первого процессора 40, который через элементы И 13 и ИЛИ 21 устанавливает триггер 6 в единичное состояние, Единич5

10 ное состояние тритгера б обеспечивает обслуживание первого триггера.40, Если в этот момент приходит сигкал запроса доступа по первому входу 28 от второго процессора 41. то на выходе коммутатора 11 будет формироваться единичный сигнал, устанавливающий триггер 7 в единичное состояние.

Единичный сигнал с выхода триггера 7 разрешает прохождение тактовых импульсов

20 через элемент И 18 на счетный вход счетчика 10, обеспечивая отсроченный режим группового доступа к общей памяти, Формула изобретения

Устройство для сопряжения двух про цессоров, содержащее блок оперативной памяти, первый и второй шинные формирователи, мультиплексор адреса, мультиплексор управления, первый триггер, элемент

НЕ, причем первый и второй инфармацианные вхадьгмультиплексора адреса являются соответственно первым и вторым адресными входами устройства, информационный выход мультиплексора адреса соединен с адресным входом блока оперативной памяти, информационный. вход-выход которого соединен с первыми информационными входами-выходами первого и второго шинных формирователей; вторые информационные входы-выходы первого и второго

40 шинных формирователей соединены с первым и вторым входами-выходами данных устройства, первый и второй входы управления чтением-записью устройства соединены соответственно с первыми шинных формирователей и первыми информационными входами первой и второй групп входов мультиплексора управления, первый и второй входы управления обменам устройства соединены соответственно с вторыми информационными входами первой и второй групп входов мультиплексора управлекия, первый и второй инфармационйые выходы которого соединены соответственно с входами управления чтением-записью и управления обменом блока оперативной памяти. выход элемента Н Е соединен с вторым управляющим входом второго шинного формирователя и вторым входом разрешения доступа устройства, 50

45 управляющими входами первого и второ а

1784983 о т л и ч а ю щ е е с я тем, что, с целью ментов ИЛИ, четвертый входзапросадоступовышения оперативности обмена данны- паустройства соединен с четвертым входом ми путем обеспечения возможности пооче- первого коммутатора, с прямым и инверсредного пословного обмена даннйми между . ными входами соответственно четвертого и общей памятью и каждым из сопрягаемых с 5 третьего элементов Ll, с вторым входом втоней процессоров, в него введены второй, рого элемента И, выход которого соединен третий и четвертый триггеры, счетчик, пер- с первым входом четвертого элемента вый и второй коммутаторы, с первого по ИЛИ, с первым инверсным и первым пряшестой элементы И, с первого по четвертый мым входами второго коммутатора, выход элементы ИЛИ, одновибратор, причем пер- .10 первого коммутатора соединен с едивичвый и второй входы запроса доступа устрой- ным входом второго триггера,. с вторым ства соединены соответственно с первым и инверсным и вторым прямым входами втовторым входами первого коммутатора и с рого коммутатора, выход которого соеди= первыми входами соответственно первого и нен с нулевым входом третьего триггера, второго элементов ИЛИ, выходы которых 15 выходтретьеготриггерасоединенсинверсоедйнены соответственно с единичным и сным входом первого элемента И, первым йулевым входами первого триггера, выход входом пятого элемента И, входом однопервого триггера соединен с прямым вхо- вибратора и нулевым входом второготригдом первого элемента И, выход которого гера, выход которого соединей с первым соединен-с первым входом третьего эле- 20 входом шестого элемента И, выход которомента ИЛЙ, выход третьего элемента ИЛИ го"соединен со счетным входом счетчика, соединен с адресными входами мульти- вь1ход одновибратора соединен с входом плексоров адреса и управления, с вторым сброса счетчика, выход которого соединен с управляющим входом первого шинного вторым входом четвертого элемента ИЛИ;

Формирователя, первым вых6дом разреше- 25 вМход четвертого элемента ИЛИ соединен с ния доступа устройства и входом элемента единичным входом третьего триггера, вход

Н Е, третий вход запроса доступа устрйоства синхронизации устройства соединен с втосоединен с третьим входом первого комму- рым входом шестого Элемента И и вторым татара, первым входом второго элемента И, входом пятого элемента И, выход которого с прямым и инверсным входами соответст- 30 соединен со счетным входом четвертого венйо третьего и четвертого элементов И, триггера, выходчетвертоготрйггера совди-" выходы которых соединены соответственно нен с вторым входом третьего элемнета с вторыми входами первого и второго зле- ИЛИ, .:. 1784983 т

Составитель С, Ткаченко

Техред М.Моргентал :;: Корректор М, Ткач "

Редактбр H. Коляда

Проиэаодствен на-иедагепьскид комбинат "Патент"; г. ужгО рад. уа. Гага рина, 10г

Заказ 4365 .:: ТирнаМс . -"..: -:.: .:,.:. -.: Подписное

ВНИИПИ Государственного комйтета ио изобретениям и открытиям при ГКНТ СССР

113035. Москва, Ж-35, Раушская наб.. 4/5