Устройство для синхронизации обмена микропроцессора с памятью отображения

 

Изобретение относится к вычислительной технике и может быть использовано в микропроцессорных вычислительных системах для быстрого программного заполнения памяти отображения. Цель изобретения - расширение области применения устройства за счет обеспечения возможности разделения во времени режимов записи и считывания памяти отображения. Устройство содержит 2 элемента И-НЕ, 2 дешифратора , 8 триггеров, элемент ИЛИ-НЕ, входы и выходы для подключения к шинам управления , адреса и данных микропроцессора и к входу разрешения записи памяти отображения . Разделение во времени режимов записи и считывания обеспечивается организацией тактированного построения выборки из памяти отображения очередного байта элемента разложения изображения в первой фазе такта с возможностью записи во второй фазе по адресу, выставляемому микропроцессором,3 ил. -г Ё

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

ГОСУДАРСТВЕННОЕ ПАТЕНТНОЕ

ВЕДОМСТВО СССР (ГОСПДТЕНТ СССР) ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4735757/24 (22) 05,09.89 (46) 07.01,93, Бюл, № 1 (71) Львовский политехнический институт им. Ленинского комсомола (72) О.К.Мешков, И.Б.Боженко и И.Ç.Фегецин (56) Авторское свидетельство СССР

М 1160409, кл, G 06 F 9/36, 1985.

Авторское свидетельство СССР № 1238072, кл, G 06 F 9/36, 1986. (54) УСТРОЙСТВО ДЛЯ СИНХРОНИЗАЦИИ

ОБМЕНА МИКРОПРОЦЕССОРА С ПАМЯТЬЮ ОТОБРАЖЕНИЯ (57) Изобретение относится к вычислительной технике и может быть использовано в ми кропроцессорн ых вычислительных системах для быстрого программного заполнеИзобретение относится к вычислительной технике и может быть использовано B вычислительных системах на основе микроЭВМ для быстрого заполнения памяти отображения.

Известно устройство для адресации памяти отобра>кения — см. Егоров B.Ï., Процак

А,М., Семенов П.А. Цветная графика в микроЭВМ "Электроника 60" и "Электроника

ЕЦ-80" — Микропроцессорные средства и системы, 1987 г., ¹ 4, с. 47-54, рис. 1, содержащее регистр адреса, блок управления и позволяющее в. тех интервалах времени, когда память отображения свободна от регенерации изображения, осуществлять к ней поступ от микропроцессора и осуществлять обмен, адресуя содержимое памяти отображения посредством регистра адреса.

При обращении к каждой ячейке памяти

„„ Ц„„1786489 А1 (я)з G 06 F 12/00 ния памяти отображения, Цель изобретения — расширение области применения устройства за счет обеспечения возможности разделения во времени режимов записи и считывания памяти отображения. Устройство содержит 2 элемента И-НЕ, 2 дешифратора, 8 триггеров, элемент ИЛИ-НЕ, входы и выходы для подключения к шинам управления, адреса и данных микропроцессора и к входу разрешения записи памяти отображения, Разделение во времени режимов записи и считывания обеспечивается организацией тактированного построения выборки из памяти отображения очередного байта элемента разложения изображения в первой фазе такта с возможностью записи во второй фазе по адресу. выставляемому . микропроцессором, 3 ил. микропроцессор предварительно выставляет ее адрес на регистре, Следовательно, учи- и тывая соизмеримость времени установки . адреса и самого обращения, такая организация существенно уменьшает быстродей- О ствие устройства.

Известно также устройство по авт,св, ¹

1160409, G 06 F 9/36, 1985, содержащее кубы памяти объемом 64 кбайт каждый, ши- О ны адреса данных управления, дешифратор адреса, причем выход дешифратора под- );е ключен к синхровходу первого регистра, дешифратор команд с последовательно подключенной к нему цепочкой из элемента

И, триггера. элемента задержки и второго элемента И, выход которого подключен к синхровходу второго регистра, последовательно соединенного с первым, причем второй регистр выбирает требуемый куб при

3 17 помощи коммутатора. Номер требуемого куба памяти предварительно перезаписывается из аккумулятора процессора в первый регистр. а затем следует переход в требуемую ячейку заданного куба, адрес которого заносится во второй регистр. При атом устройство не позволяет осуществлять быст рую пересылку информации из одного куба . в другой" при программном нахождении в одном и том же кубе памяти, что снижает быстродействие устройства, Ближайшим к заявляемому по своей технической сущности является устройство по авт.св. СССР N 1238072, 6 06 F 9/36, 1986 r. Оно осуществляет адресацию в микропроцессорных системах с большим объемом памяти и содержит шины информации, адреса и управления, дешифраторы команд и адреса, три регистра, два триггера, элемент задержки, формирователь и блоки памяти. Доступ к желаемому кубу памяти, как . к хранящимся в нем данным, так и к самой программе, осуществляется эа счет предварительной установки номера куба на регистрах, а затем после аппаратной дешифрации заданного набора команд следует выборказапись в заданный куб данных, либо переход программного счетчика в область данйого куба, Гакая структура позволяет осуществлять быструю пересылку информации из одного куба памяти в другой, сохраняя при этом программное нахождение в одном и том же кубе памяти.

Недостатком известных устройств является их "жесткая" установка на стандартное время чтения-записи всех кубов памяти. Их органиэация не предусматривает возможностй согласования, например, цикла записи от микропроцессора, прй запоминании памяти отображения, с ее циклами выборки для отображения очередных элементов разложения изображения (ПЭЛ), что, йри подобном обмене;"тйхрмепятствует. достижению максимальной скорости заполнения памяти отображения.

Цель йзобретения — расширение области применения устройства за счет обеспечения возможностй разделения во времени режтймов"эаписй и считывания памяти отображения.

Поставленнаях цель достигается тем, что в устройство; содержащее элементы И-Н Е и

ИЛИ-НЕ, два дешифратора и три триггера, вход устройства для подключения к выходу сброса" ШинЫ управления микропроцессора соединен с первым входом сброса первого триггера, ийверсный выход которого соединей с первым входом элемента ИЛИ-НЕ, выход которого — выход устройства для подключения к входу признака блокировки ши1

86489 4 ны управления, вход устройства для по— ключения к шине данных подключен ко вхрду первого дешифратора, к первому разрядку шины данных — к прямому входу элемента

5 И-НЕ, выход которого соединен с входам сброса второго триггера, выход которого со.единен с информационным входом третьего, прямой выход которого соединен Со входом установки второго, а вход синхрони10 зации подключен ко входу для подключения к йервбму: выходу синхронизации шины yïравления, входы для подключения к выХодам строба состояния и записи которрй подключены соответственно к инверсному

15 входу элемента И-НЕ и к стробирующему входу второго дешифратора, информационный вход которого подключен ко входу устройства, для подключения к шине адреСа, . вход устройства для подключения к выходу

20. записи шины управления подключен ко etoрому входу сброса первого триггера и второму входу элемента ИЛИ-НЕ, введе! ы второй элемент И-НЕ и четвертый — восьмой триггеры, инверсный выход третьего тригге25 ра соединегг с первым входом второго эле-мента И-НЕ, выход которого соедине с информационным входом пятого триггера, вь|ход которого соединен со входом установки первого, выход сброса шины управле30 ния соединен со входом сброса четвертого, . выход которого соединен со вторым exopом

BTopolo элемента И-НЕ, выходы первогО и второго дешифраторов подключены соответственно к третьему входу второго эле35 мента И-HE и синхровходу четвертого триггера, синхровход которого подключен ко входу устройства для подключения ко второму разряду шины данных, первый выход синхронизации шины управления coå40 динен с синхровходом пятого, выход элемента ИЛИ-НŠ— со входом сброса ulec-! того триггера, прямой и инверсный выходы которого подкл1очены соответственно к аы-! ходу устройства для подключения к вх! ду

45 признака готовности шины управления,и к информацйонному входу седьмого три гера, выход которого подключен к выходу устройства дяя подхяючения к вхбду разрешения записи памяти отобрахтент!я и бб к информационному входу и входу сб оса восьмога, выход которого соединен со ходом сброса седьмого и установки шес oro триггера, второй выход синхронизации ины управления подключен к синхровходам

55 седьмого и восьмого триггеров.

Учитывая, что обеспечивающий заг узку памяти отображения серийно выпус аемый графический контроллер для микроЭВМ "Электроника 60" и пЭлектр9ника НЦ-80" не отвечает требованием долфно-!

1786489 го максимального быстродействия обмена, а прочие известные устройства характеризуются отсутствием возможности согласования цикла записи с быстродействием конкретного куба памяти, что ведет, .при стандартном выполнении чтения-записи, к недостижимости максимально возмо>кного быстродействия, причем основным показателем обмена с памятью отображения является скорость выполнения этой операции, . введение в устройство таких новых существенных признаков, как пять триггеров, второй элемент И-НЕ и новая организация взаимодействия между элементами устройства, позволяет расширить область применения устройства за счет обеспечения возможности разделения во времени режимов записи и чтения при организации циклической выборки очередного ПЭЛ, совмещенного с возможностью записи ПЭЛ от микропроцессора по адресу, указанному командой пересылки заданного ПЭЛ, Достижение максимальной скорости программного заполнения памяти без прерывания отображения состоит в организации тактированного построения выборки очередного

ПЭЛ из памяти отображения в первой фазе такта с возможностью записи ПЭЛ во второй фазе по адресу, выставляемому микропроцессором в команде пересылки заданного ПЭЛ. За счет такой организации учитывая при этом исключение предварительной записи адреса в буферный регистр, длительность обмена с памятью отображения сокращается почти вдвое, На фиг,1 представлена функциональная схема предлагаемого устройства; на фиг.2 раскрыта функциональная схема памяти отобра>кения; на фиг.3 приведены временные диаграммы работы устройства.

Устройство содержит (фиг,1) первый элемент И-НЕ 1, первый 2 и второй 3 дешиф° раторы, элемент ИЛИ-НЕ 4, первый — третий триггеры 5-7, второй элемент И-НЕ 8, четвертый — восьмой триггеры 9-13, вход 14 для подключения к выходу сброса шины управления микропроцессора (ШУ), входы 15, 16 для подключения к шинам, соответственно, данных (ШД) и адреса (LLIA) микропроцессора, входы 17, 18 для подключения, соответственно, к первому и второму разрядам ШД, входы 19, 20 для подключения, соответственно, к выходам строба состояния и записи во внешнее устройство LLIY, входы 21, 22 для подключения, соответственно, к первому и второму выходам синхронизации ШУ, вход

23 для подключения к выходу записи в память ШУ, выходы 24, 25 для подключения ко входам признаков соответственно блокировки и готовности ШУ, выход 26 для под5

55 ключения ко входу разрешения записи памяти отображения и блок 27 памяти отображения.

Прямой выход первого элемента И-НЕ 1 подключен ко входу 17 устройства для подключения к первому разряду ШД, инверсный — ко входу 19 устройства для подключения к выходу строба состояния ШУ, а выход — ко входу сброса второго триггера 6. Информационные входы первого 2 и второго 3 дешифраторов подключены ко входам 15, 16 устройства для подключения, соответственно, к ШД, ША, а выходы — к третьему входу второго элемента И-НЕ 8 и синхровходу четвертого триггера 9. Стробирующий вход дешифратора 3 подключен ко входу 20 устройства для подключения к выходу записи во внешнее устройство ШУ. Выход элемента ИЛИ-НЕ 4 подключен к выходу 24 устройства для подключения ко входу признака блокировки ШУ, и входу сброса шестого триггера 11, а входы, соответственно, первый — к выходу первого триггера 5, второй — ко входу 23 для подключения к выходу записи в память LUY и второму входу сброса триггера 5, первый вход сброса которого соединен со входом сброса триггера 9 и входом 14 устройства для подключения к выходу сброса ШУ, а вход установки — с выходом пятого триггера 10, Вход установки и выход триггера 6 подключены, соответственно, к выиоду и информационному входу третьего триггера 7, синхровход которого подключен к синхровходу триггера 10 и ВхОду 21 устройства для подключения к первому выходу синхронизации lilY, а выход — к первому входу элемента ИЛИ-НЕ 8, выход которого соединен с информационным входом триггера 10, а второй вход — с выходом триггера 9, информационный вход которого подключен ко входу 18 устройства для подключения ко второму разряду ШД. Прямой выход триггера 11 подключен к выходу 25 устройства для подключения ко входу признака готовности ШУ, вход установки — ко входу сброса седьмого 12 и выходу восьмого l3 триггера, а инверсный выход — к информационному входу триггера 12, синхровход которого подключен к синхровходам триггера 13, блока 27 памяти отображения и входу

22 устройства для подключения ro второму выходу синхронизации ШУ, а выход — к информационному входу и входу сброса триггера 13 и к выходу 26 устройства для подключения ко входу разрешения записи B блок 27.

Блок 27 памяти отображения содержит (фиг.2) элемент ИЛИ 28, счетчики горизонтальной 29 и вертикальной 30 развертки, первый 31 и второй 32 одновибраторы, пер7 1786489 8 вый 33 и второй 34 адресные коммутаторы, накопитель 35, сдвиговый регистр 36, входы строчного 37 и кадрового 38 гашения. выход

39. Информационный вход накопителя 35 подключен к ШД 15, первые информационные входы коммутаторов 34, 35 — к ША 16, управляющие входы коммутаторов объединены и подключены к суммирующему входу счетчика 25, синхровходу регистра 36 и второму выходу 22 синхронизации ШУ, а вход одновибратора 31 — к выходу 26 разрешения записи устройства.

На фиг.3обозначены: :а — машинные циклы; б — такты операций; в — сигналы такта

Ф2 на входе 21 устрейства, r — адреса А15АО, поступающие по ША 16;. д — данные, поступающие по разрядам D7-D0 ШД 15; е — сигнал строба состояния на входе 19; ж— выход триггера 9; з — выход триггера 6; и— инверсный выход триггера и7; к — выход триггера 5; л — сигнал записи на входе 23; м — сигнал блокировки системной памяти на выходе 24; н — сигнал готовности на выходе

25; о — синхросигнал на входе 22; и — сигнал разрешения записи на выходе 26; р — прямой выход триггера 13.

Состояние и1и на входе 22 соответствует участку возможности записи в память отображения и подключенйе к адресным входам этой памяти шины адреса процессора, Состояние н0" — участку выборки из памяти отображения, к адресным входам этой памяти подключен выход ее счетчика регенерации изображения.

Реализованный вариант заявляемого устройства предназначен для организации загрузки памяти отображения объемом

256х256 ПЭЛ по программе процессора, B

ШД и ШУ используются по 8 разрядов. Микропроцессор(на фиг.1 не показан) содержит синхрогенератор КР580ГФ24, центральный процессорный элемент КР580ВМ80А и контроллер системной шины КР580ВК28. Прочие элементы устройства выполйены на основе серии К555.

Устройство работает следующим образом.

При включении микропроцессора производится системный сброс, поступающий по входу 14, в результате чего микропроцессор адресует исключительно свою системную память. Триггер 9 блокирует прохождение сигнала через элемент И-НЕ 8 по совпадению состояний триггера 7 и дешифратора 2. При этом триггер 10 устанавливается в "1", и состояние и0" триггера 5 через элемент

ИЛИ-НЕ 4 снимает блокировку системной памяти на выходе 24. Дешифратор 2 выделяет из данных. поступающих по LjlY 15, команды пересылки в память, Дешифратор

3 определяет адрес выборки, по котором микропроцессор обращается к памяти отображения, как к внешнему устройству.

Дпя организации записи онарадног з

5 файла в память отображения микропроцес- сор предварительно устанавливает триггер

9, чем устройство взводится в режим запо 1нения памяти отобра>кения.

В цикле М1 (фиг.3 а) процессора устрой10 ством при помощи элементов И-НЕ 18, дешифратора 2 и триггера 5 — 7, 10 выявляется наличие этого цикла и запускается процесс записи в память, По сигналу с элемента 1 сбрасывается триггер 6 (фиг.3 з). Затем rio

15 переднему фронту фазы Ф2 (фиг.3 в) триггер

7 устанавливается в и1и (фиг.3 и) и разрешЭет, в момент выделения дешифратором 2 команды, формирование состояния иОи на выходе элемента И-НЕ 8, Это состояние за20 носится по переднему фронту фазы Ф2 в триггер 10. Затем устанавливается триггер

5 (фиг.3 к) и на выходе элемента ИЛИ-НЕ 4 формируется сигнал записи в память от процессора, блокируя обращение к системной

25 памяти процессора, Одновременно по поло-жительному фронту этого сигнала сбрасы ается триггер 11 (фиг.3 н) и по выходу 25 процессору выдается сигнал его переводЭ в состояние ожидания и пропуска тактов

30 (фиг.3 б), что необходимо для согласования быстродействия процессора и элементов системы. По истечении времени, выделенного для записи в память отображения, устройству по входу 22 поступает сигнал такта

35 записи в память (фиг.2 a). В результате триггер 12 формирует на выходе 26 сигнал разрешения записи в память отображения (фиг.2 и). По сбросу такта устанавливается триггер 13, после чего происходит сброс

40 триггеров 11 и 12, и по последующему такту сбрасывается триггер 13. В результате заданный процессором ПЭЛ записывается в память отобра>кения. Состояние "1и на выходе триггера 11 указывает процессору на

45 выход из такта записи и завершение команды.

По завершении пересь1лок всех требуемых ПЭЛ триггер 9 сбрасывается и память отображения становится недоступной про50 цессору.

Доступ к памяти отображения осуществляется следующим образом.

На первые информационные входы коммутаторов 33, 34 блока 27 с ША 16 поступа55 ют, соответственно, младший и старший байты адреса, Цепочка одновибраторов 31, . 32 формирует сигнал записи в накопитель

35 из сигнала разрешения записи на выходе

26 устройства. Организация памяти отобра жения —; ко вторым информа1786489

5

20

30

50

55 ционным входам коммутаторов 33, 34 подключены выходы счетчиков 29, 30, Счетчики обнуляются по сигналам, соответственно, строчного и кадрового гашения на входах

37, 38 и инкрементируются по сигналам так тов записи в память на выходе 22 LUY. Указанные такты задают периодические кванты времени, соизмеримые с машинным тактом процессора и отводящиеся ему для обращения к памяти отображения. Время, отводимое для отображения содержимого одной ячейки накопителя 35, соответствует периоду сигналов такта. нулевое значение которых соответствует выборке очередной ячейки, а единичное — возможности процессору обращаться к памяти отображения. В соответствии с этим управляются и коммутаторы ЗЗ, 34. Информация, считываемая из ячеек накопителя 35, поступает на выход 39, через сдвиговый регистр 36.

Таким образом осуществляется оперативное программное заполнение памяти отображения без прерывания отображения за счет тактированного построения выборки из памяти очередного ПЭЛ в первой фазе такта и записи во второй фазе по адресу, выставляемому процессором.

Такая организация позволяет достигнуть оптимального соотношения времени заполнения памяти и обьема оборудования.

Организация прототипа не позволяет осуществлять состояние ожидания готовности памяти отображения для заполнения от процессора. Поэтому для выполнения прототи и ом этой задачи сл едует л ибо за гружать память отображения во времени кадрового гашения, что заведомо увеличивает длительность обмена, либо увеличить время обращения к системной памяти до времени обращения к памяти отобра>кения, что влечет за собой сни>кение производительности, Например, при организации памяти отображения на К565РУ5, учитывая буферизацию информации и время захвата, для адресации ПЭЛ требуется, как минимум, 1600 нс при минимальном времени обращения к ячейке памяти 640 нс.

B заявляемом же устройстве, благодаря двухпортовой организации памяти отображения, процессор способен работать с системной памятью с минимально возможным временем выборки, а с памятью отображения — со временем, ограниченным лишь минимальной длительностью выборки ПЭЛ в укаэанные 640 нс, что и составляет выигрыш в быстродействии более чем в два раза.

Формула изобретения

Устройство для синхронизации обмена микропроцессора с памятью отображения, содержащее первый элемент И-НЕ, первый и второй дешифраторы, элемент ИЛИ-НЕ, с первого по третий триггеры, причем вход устройства для подключения к выходу сброса шины управления микропроцессора соединен с первым входом установки в "0" первого триггера, инверсный выход которого соединен с первым входом элемента

ИЛИ-НЕ, выход которого является выходом устройства для подключения к входу признака блокировки шины управления микропроцессора, вход устройства для подключения к шине данных микропроцессора подключен к входу первого дешифратора, вход устройства для подключения к первому разряду шины данных микропроцессора подключен к прямому входу первого элемента И-Н Е, выход которого соединен с входом установки в "0" второго триггера, выход которого соединен с информационным входом третьего триггера, прямой выход которого соединен с входом установки в "1" второго триггера, вход устройства для подключения к первому выходу синхронизации шины управления микропроцессора подключен к входу синхронизации третьего триггера, входы устройства для подключения к выходам строба состояния и записи во внешнее устройство шины управления микропроцессора подключены соответственно к инверсному входу первого элемента И-НЕ и к стробирующему входу второго дешифратора, информационный вход которого подключен к входу устройства для подключения к шине адреса микропроцессора, вход устройства для подключения к выходу записи в память шины управления микропроцессора подключен к второму входу установки в "0" первого триггера и к второму входу элемента ИЛИ-НЕ, о т л и ч а ю щ е е с я тем, что, с целью расширения области применения за счет обеспечения возможности разделения во времени режимов записи и считывания памяти отображения, устройство дополнительно содержит второй элемент ИНЕ, с четвертого по восьмой триггеры, причем, инверсный выход третьего триггера соединен с первым входом второго элемента И-НЕ, выход которого соединен с информационным входом пятого триггера. выход которого соединен с входом установки в "1" первого триггера, вход устройства для подключения к выходу сброса шины управления микропроцессора соединен с входом установки в "0" четвертого триггера, выход которого соединен с вторым входом второго элемента И-НЕ, выходы первого и второго дешифраторов соединены соответственно с третьим входом второго элемента И-НЕ и с входом синхронизации четвертого триггера, 1786489

4 информационный вход которого подключен к входу устройства для подключения к moрому разряду шийы данйых микропроцессора, первый вход устройства для подключения к первому выходу синхронизации шины управления микропроцессора Соединен с входом синхронизации пятого триггера, выход элемента ИЛИ-НЕ соединен с входом установки в "0" шестого триггера, прямой и инверсный выходы которого подключены соответственно к выходу устройства для подключения к входу признака готовности шины управления микропроцессора и к информационному входу седьмого триггера, выход которого подключен к выходу устройства для подключения к входу разрешения записи памяти отображения и к информаци5 онному входу и входу установки в "0" восьмого триггера, инверсный выход которого соединен с входом установки в "0" седьмого триггера и с входом установки в "1" шестого

- триггера, вход устройства для подключения

10 к второму выходу синхронизации шины управления микропроцессора подключен к входам синхронизации седьмого и восьмого триггеров.

1786489

Составитель И.Боженко

Техред М.Моргентал Корректор Т, Вашкович

Редактор

Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101

Заказ 248 Тираж Подписное

8НИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5