Декодер балансного кода

 

Изобретение относится к технике связи, в частности, к технике передачи сигналов с использованием кодов вида ЗВ4В, и может использоваться при разработке цифровых систем передачи информации по электрическим и оптическим кабелям, Целью изобретения является повышение помехоустойчивости за счет минимизации коэффициента размножения ошибок. В декодер, содержащий регенератор 1, управляемый делитель частоты на два 7, блок 12 обнаружения признаков тройного синхросигнала и накопитель 15, введекы блок 2 определения признаков двоичного синхросигнала, формирователь 9 относительного троичного сигнала, формирователь 10 троичного сигнала, второй управляемый 8 делитель частоты на два, второй накопитель 11, формирователи 16, 17 и 21 импульсов, параллельные регистры 18 и 22, формирователь двоичного сигнала 19 и умножитель частоты на три. 3 з.п, ф-лы, 5 ил., 12 табл.

союз соВетских

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

ГОСУДАРСТВЕННОЕ ПАТЕНТНОЕ

ВЕДОМСТВО СССР (ГО С ПАТ Е НТ СССР) ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СБИДЕТЕЛ6СТ8У (21) 4864054/24 (22) 24.07.90 (46) 15.02.93. Бюл, М 6 (71) Центральный научно-исследовательский институт связи (72) И.М.Котиков и И.В.Маркин (56) Мурадян А.Г.:, Гинзбург С.А. Системы передачи информации по оптическому кабелю. M. Связь, 1980;с.140, рис.5.9.

Авторское свидетельство СССР

N 1341726, кл. Н 04 J 3/06, Н 04 I 5/16, 1983. (54) ДЕКОДЕР БАЛАНСНОГО КОДА (57) Изобретение относится к технике связи, в частности, к технике передачи сигналов с использованием кодов вида ЗВ4В, и может использоваться при разработке цифровых систем пе„„ Ы„„1795556 А1 редачи информации по электрическим и оптическим кабелям, Целью изобретения является повышение помехоустойчивости за счет минимизации коэффициента размножения ошибок. В декодер, содержащий регенератор 1, управляемый делитель частоты на два 7, блок 12 обнаружения признаков трои чго синхросигнала и накопитель 15, введены блок 2 определения признаков двоичного синхросигнала, формирователь 9 относител ьного троичного сигнала, формирователь 10 троичного сигнала, второй управляемый 8 делитель частоты на два, второй накопитель 11, формирователи 16, 17 и 21 импульсов, параллельные регистры

18 и 22, формирователь двоичного сигнала

19 и умножитель частоты на три. 3 з,п. ф-лы, 5 ил„12 табл.

1795556

20

35

50

Изобретение относится к технике связи, в частности к технике передачи сигналов с использованием кодов вида 3В4В, и может использоваться при разработке цифровых с- стем передачи информации по электрическим и оптическим кабелям.

Известен декодер кода ЗВ4В, недостатком которого декодера является низкая помехоустойчивость, обусловленная высоким коэффициентом размножения ошибок при декодировании (1,55).

Наиболее близким по технической сущности к предлагаемому устройству является устройство блочной синхронизации, Устройство содержит регенератор, блок обнаружения признака синхроси гнала, управляемый делитель частоты и накопительь.

Недостатком известного декодера является низкая помехоустойчивость, связанная с достаточно высоким коэффициентом размножения ошибок, а также невозможность декодирования сигнала 362Т(О -ОТБС.

Целью изобретения является повыше ние помехоустойчивости за счет минимизации коэффициента размножения ошибок, Это достигается тем, что в декодере балансного кода, содержащий регенератор, тактовый выход которого подключен к тактовому входу первого управляемого делителя частоты, блок обнаружения признаков троичного синхросигнала, первый выход которого подключен к первому входу первого накопителя, введены формирователь относительного троичного сигнала, формирователь троичного сигнала, параллельный регистр, формирователь двоичного сигнала, умно>китель частоты, параллельно-последовательный регистр, второй накопитель, второй управляемый делитель частоты, первый — третий формирователи импульсов и блок определения признаков двоичного синхросигнала, информационный и тактовый входы которого подключены соответственно к информационном, и тактовому выходам регенератора, прямой выход первого управляемого делителя - астоты подключен к тактовым входам второго управляемого делителя частоть, формирователя относительного троичного сигнала, формирователя троичного сигнала, блока обнаружения признаков троичного синхросигнала и второму тактовому входу блока определения признаков двоичного синхросигнала, счетный выход, выход сброса и информационные выходы которого подключены соответственно к счетному входу сброса второго накопителя и информационным входам формирователя относительного троичного сигнала, выходы которого подключены к информационным входам блока обнаружения признаков троичного синхросигнала, вторые входы которого подключены к информационным входам параллельного регистра, выходы которого подключены к соответствующим входам формирователя двоичного сигнала, выходы которого подключены к информационным входам параллельно-последовательного регистра, выход которого является выходом декодера, балансного кода, выход второго накопителя через третий формирователь импульсов подключен к управляющему входу первого управляемого делителя частоты, инверсный выход которого подключен к третьему тактовому входу блока определения признаков двоичного синхросигнала, выходы первого накопителя, умножителя частоты и второго формирователя импульсов подключены соответственно к входу первого формирователя импульсов, первому и второму тактовым входам па раллельнопоследовательного регистра, выход первого формирователя импульсов подключен к управляющему входу второго управляемого делителя частоты, выход которого подключен к тактовому входу параллельного регистра, второму входу первого накопителя и входам умножителя частоты и второго формирователя импульсов, Кроме того, блок обнаружения признаков троичного синхросигнала содержит последовательно соединенные последовательный регистр, соединенный информационными и тактовым входами с информационными и тактовым входам блока обнаружения признаков троичного синхросигнала, а информационными выходами с вторыми выходами блока обнаружения признаков троичного синхросигнала, и дешифратор, выход которого соединен с первым выходом блок обнаружения признаков троичного синхросигнала, кроме того блок определения признаков двоичного синхросигнала содержит последовательно соединенные последовательный регистр, соединенн ый входами с соответствующими информационными и первым тактовым входами блока определения признаков двоичного синхросигнала, и параллельный регистр, соединенйый вторым и третьим выходами с информационными выходами блока определения признаков двоичного синхросигнала, первый и второй обнаружители нарушения чередования полярностей троичных нулей, соединенные выходами соответственно с выходом сброса и счетным выходом блока определения признаков двоичного синхросигнала, первым информационным входом соединенные соответственно с первым и третьим выхода1795556 ми параллельного регистра. вторыми информационными входами соединенные с вторым выходом параллельного регистра, причем тактовый вход параллельного регистра соединен с тактовым входом первого обнаружителя нарушений чередования полярностей троичных нулей и с вторым тактовым входом блока определения признаков двоичного синхросигнала, а тактовый вход второго обнаружитепя нарушения чередования полярноcreA троичных нулей соединен с третьим тактовым входом блока определения признаков двоичного сигнала.

Кроме того, каждый обнаружитель нарушения чередования полярностей троичных нулей содержит два канала, состоящих из последовательно соединенных схем совпадения, первого и второго триггеров и формирователя импульсов, а также элемент

ИЛИ, выход которого соединен с выходом обнаружителя нарушения чередования полярностей троичных нулей, причем два инвертирующих входа схемы совпадения одного канала и два входа совпадения другого канала соединены с информационными входами обнаружителя нарушения чередования полярностей троичных нулей, третьи входы обоих схем совпадения соединены с тактовым входом обнаружителя нарушения чередования полярностей троичных нулей, выход схемы совпадения первого канала соединен с тактовым входом второго триггера этого канала и с входом установки в нуль первого триггера второго канала, и выход схемы совпадения второго канала подключен к тактовому входу второго триггера этого канала и к входу установки в нуль первого триггера первого канала, информационный вход которого, как и информационный вход первого триггера второго канала подключены к шине питания, кроме того выход формирователя импульсов первого канала соединен с первым входом элемента ИЛИ и с входом установки в нуль второго триггера этого канала, а выход формирователя импульсов второго канала подключен к второму входу элемента ИЛИ и к входу установки в нуль второго триггера этого канала.

На фиг, 1 приведена структурная электрическая схема декодера бапансного кода; на фиг. 2.0 и 2.1 — временные диаграммы, поясняющие работу декодера; на фиг. 3— один из возможных вариантов структурной электрической схемы обнаружителя нарушений чередования полярностей троичных нулей; на фиг. 4 — один из возможных вариантов структурной электрической схемы формирователя относительного троичного сигнала: на фиг, 5 — формирователь троичного сигнала.

15

25 актовым входам второго управляемого де30

Декодер бапансного кода (фиг. 1) содер-. жит регенератор 1, тактовый выход которого подключен к тактовому входу первого управляемого делителя 2 частоты, блок 3 обнаружения и ризнаков троич ного синхросигнала, первый выход подключен к первому входу первого накопителя 4. формирователь 5 относительного троичного сигнала, формирователь 6 троичного сигнала, параллельный регистр 7, формирователь

8 двоичного сигнала, умножитель 9 частоты, параллельно-последовательный регистр 10, второй накопитель 11, второй управляемый делитель 12 частоты, первый, второй, третий формирователи 13, 14, 15 импульсов и блок

16 определения признаков двоичного синхросигнала, В декодере балансного кода информационный и первый тактовый входы блока 16 определения признаков двоичного синхросигнала подключены соответственно к информационному и тактовому выходам регенератора 1, прямой выход первого управляемого делителя 2 частоты подключен к лителя частоты 12, формирователя 5 относительного троичного сигнала, формирователя 6 троичного сигнала, блока

3 обнаружения признаков троичного синхросигнала и второму тактовому входу блока

16 определения признаков двоичного синхросигнала. Счетный выход, выход сброса и информационные выходы блока 16 определения признаков двоичного синхросигнала подключены соответственно к счетному входу и входу сброса второго накопителя 11 и информационным входам формирователя 5 относительного троичного сигнала, выходы которого подключены к информационным входам формирователя 6 троичного сигнала, выходы которого в свою очередь подключены к информационным входам блока 3 обнаружения признаков троичного сигнала, вторые выходы которого подключены к информационным входам параллельного регистра 7, выходы которого подключены к соответствующим входам формирователя 8 двоичного сигнала. выходы которого подключены к информационным входам параллельно-последовательного регистра 10, выход которого является выходом декодера балансного кода.

Выход второго накопителя 11 через третий формирователь 15 импульсов подключен к управляющему входу первого управляемого делителя 2 частоты, инверсный выход которого подключен к третьему тактовому входу блока 16 определения признаков дВоичного синхросигнапа, выходы первого накопителя 4, умножителя 9 часто1795556

1ы и второго формирователя 14 импульсов подключены соответственно ко входу первого формирователя 13 импульсов, первому и второму тактовым входам параллельнопоследовательного регистра 10, выход первого формирователя 13 импульсов подключен к управляющему входу второго управляемого делителя 12 частоты, выход которого подключен к тактовому входу параллельного регистра 7, второму входу первого накопителя 4 и входам умножителя 9 частоты и второго формирователя 14 импульсов, Блок обнаружения признаков троичного синхросигнала 3 содержит последовательно соединенные последовательный регистр 17, соединенный информационными и тактовым входами с информационными и тактовым входами блока обнаружения признаков троичного синхросигнала 3, а информационными выходами с вторыми выходами блока 3 обнаружения признаков троичного синхросигнала и дешифратор 18, выход которого соединен с первым выходом блока 3 обнаружения признаков троичного синхросигнала.

Декодер балансного кода содержит также блок 16 определения признаков двоичного синхросигнала, в который входят последовательно соединенные последовательный регистр 19, соединенный входами с соответствующими информационным и первым тактовым входом блока 16 определения признаков двоичного синхросигнала, и параллельный регистр 20, соединенный вторым и третьим выходами с информационными выходами блока 16 определения признаков двоичного синхросигнала, первый и второй обнаружители 21 и 22 нарушения чередования полярностей троичных нулей, соединенные выходами соответственно с выходом сброса и счетным выходом блока 16 определения признаков двоичного синхросигнала, первым информационным входом соединенные соответственно с первым и третьим выходами параллельного регистра 20, вторыми информационными входами соединенные с вторым выходом параллельного регистра 20, причем тактовый-вход параллельного регистра 20 соединен с тактовым входом первого обнаружителя 21 нарушений чередования полярностей троичных нулей и с вторым тактовым входом блока 16 определения признаков двоичного синхросигнала, а тактовый вход второго обнаружителя 22 нарушения чередования полярностей троичных нулей соединен с третьим тактовым входом блока 16 определения признаков двоичного сигнала.

Обнаружители 21 и 22 нарушения чередования полярностей троичных нулей содержит два канала. состоящих из последовательно соединенных схем совпадения 23 (24), первого и второго триггеров

25 (26) и 27 (28) и формирователя 29 (30) импульсов, а также элемент ИЛИ 31, выход которого соединен с выходом обнаружителя

21 (22) нарушения чередования полярностей троичных нулей, причем два инвертирующих входа схемы 23 совпадения одного канала и два входа схемы 24 совпадения другого канала соединены с информационными входами обнаружителя 21 (22) нарушения чередования полярностей троичных нулей, третьи входы схем 23 и 24 совпадения соединены с тактовым входом обнаружителя 21 (22) нарушения чередования полярностей троичных нулей, выход схемы

23 совпадения первого канала соединен с тактовым входом второго триггера 27 этого канала и с входом установки в нуль первого триггера 26 второго канала и выход схемы

24 совпадения второго канала подключен к тактовому входу второго триггера 28 этого канала и к входу установки в нуль первого триггера 25 первого канала, информационный вход которого, как и информационный вход первого триггера 26 второго канала, подключены к шине питания, кроме того выход формирователя импульсов первого канала соединен с первым входом элемента

31 ИЛИ и с входом установки в нуль второго

27 триггера этого канала, и выход формирователя 30 импульсов второго канала подключен к второму входу элемента ИЛИ 31 и к входу установки в нуль второго триггера 28 этого канала.

Для пояснения принципа работы предложенного декодера балансного кода приводится алгоритм формирования сигнала

3 B2T(0)-075 С.

Исходный двоичный сигнал разделяется на передающей стороне на группы, состоящие из 3-х двоичных символов (3В) и каждая группа преобразуется в троичную группу, содержащую 2 символа, в соответствии с кодовой таблицей (табл. 1), обладающей при выбранном алгоритме минимальным коэффициентом размножения ошибок, Сущность относительного метода формирования троичных символов заключается в суммировании по модулю три данного троичного символа кода 3В2Т и предыдущего троичного (относительного символа кода

3 В2Т(0).

Формирование троичных симв лов из относительных троичных символов осуществляется в соответствии с табл. 2.

1795556

5

15

20 де ОНЧП отсутствует

35

При передачи троичных символов методом ОТБС каждый троичный символ передается двумя двоичными символами.

Оптимальным (с точки зрения минимизации коэффициента размножения ошибок) алгоритмом ТОБС (относительный трехпоэиционный биимпульсный сигнал) является следующий: при передаче троичного нуля оба двоичных символа одинаковы и отличаются от двоичных символов предыдущего троичного нуля; и ри передаче троичной единицы каждый двоичный символ отличается от предыдущего; при передаче троичной двойки первый двоичный символ совпадает с предыдущим двоичным символом, а второй — отличается.

Как следует из приведенного алгоритма формирования сигнала ЗВ2Т(0)-ОТБС, в этом сигнале заложено чередование пар двоичных символов, так как троичный нуль может быть представлен в виде "11"" или

"00". Если же границы групп, состоящих из двух символов, будут смещены на один тактовый интервал, то будут возникать нарушения чередований пар двоичных символов

"11" и "00", Этот признак положен в основу синхронизации сигнала ОТВС для правильногоопределения троичных символов в принятом сигнале.

Как следует из табл. 1 во вторичном сигнале запрещена передача кодовой группы

"00", Поэтому для определения на приемной стороне границ кодовых групп в троичном сигнале используется появление запрещенной группы "00", которая может быть только при следующих сочетаниях троичных групп 10 — 01, 20 — 01, 10 —.02, 20 — 02, что в свою очередь является признаком для второго вида синхронизации, Цифровой сигнал 3B2T{0)-ОТБС (фиг. 2а) с выхода регенератора (Рег.) 1 и выделенный в нем тактовый сигнал {фиг. 2б) поступают соответственно на информационный и тактовый входы последовательного регистра (ПсР) 19. Тактовый сигнал поступает также на вход первого управляемого делителя частоты (ДЧ) 2, работающего по заднему фронту сигнала тактовой частоты.

Сигналы с выходов ПсР 19 (фиг. 2в,г,д) подаются на информационные входы параллельного регистра (RpP) 20, а с его выходов (фиг, 2ж,з,и) — на входы обнаружителей

21 и 22 нарушения чередования полярностей троичных нулей (ОНЧП).

Сигнал с прямого выхода первого ДЧ

2 (фиг. 2е) поступает на тактовые входы

ПрР 20 и первого ОНЧП 21, а с инверсного выхода — на тактовый вход второго ОНЧП

22.

ОНЧП 21 и 22 могут быть выполнены по схеме, приведенной на фиг. 3 работают следующим образом.

Как отмечалось выше, троичный нуль передается в сигнале ОТБС двумя импульсами "11" и "00" поочередно. Причем при безошибочной работе это чередование сохранится и на приемной стороне, а на границе групп это чередование будет нарушаться, что является признаком для определения границ групп в сигнале ОТБС на приемной стороне, При совпадении символов А и В (В и С) (фиг. 1, 3) на выходах схем совпадения 23 и

24 появляются отклики длительностью равной половине тактового интервала сигнала с выхода первого ДЧ 2. Эти отклики (фиг.

2к,л,м,н) поступают на тактовые входы соответствующих триггеров 25 — 28 и на установочные входы соответствующих триггеров

25 и 26. В случае, если нарушения чередования полярностей отсутствуют, каждый отклик устанавливает в "1" соответствующий триггер 26 или 25. При этом сигнал на выхоПри нарушении чередования полярностей пар "11" или "00", т,е. при появлении подряд двух откликов на выходе одной из

CC 23 или 24 {фиг. 2м,н), вторым откликом

30 "1" записывается в соответствующий триггер 27 или 28, а на выходе ОНЧП 21, 22 формируются узкие импульсы (фиг. 2о,п), сигнализирующие о нарушении чередования полярностей пар "11", и "00" в сигнале

ОТБС.

При наличии синхронизма в первом

ОНЧП 21 обнаруживаются нарушения чередования полярностей пар импульсов, происходящих внутри групп из-за ошибок в приеме символов, а во втором ОНЧП 22 — на границах групп. При этом вероятность появления нарушений внутри групп пропорциональна коэффициенту ошибок в системе передачи, а вероятность появления нарушений на границах групп имеет порядок 10, т.е. очень высока.

Отклики с выхода второго ОНЧП 22 поступают на счетный вход второго накопителя 11, а с выхода первого ОНЧП 21 на вход

"сброс". Этим обеспечивается практически бесконечная защищенность устройства синхронизации от сбоев иэ-эа ошибок в ЦСП.

При сбое синхронизма на выходе первого ОНЧП 21 появятся отклики соответствующие нарушениям на границах групп, а на выходе второго ОНЧП 22 — внутри групп, Поэтому второй накопитель НАК 11 быстро накопит заданное количество откликов и на

его выходе сформируется сигнал, из которого третий форм ировател ь им пул ьсов (Ф И) 15

1795556

5

30

55 сформирует узкий импульс (фиг, 2с,т), поступающий нэ установочный вход первого ДЧ

2 и переключающий фазы сигналов на выходах первого ДЧ 2 на противоположные (фиг.

2e). Таким образом происходит восстановление синхронизма для сигнала ОТБС.

Сигналы выходов ПрР 20 (фиг.2) подаются на вход ФОТС 5, (формирователя относительного троичного сигнала), выполненного в виде дешифратора в соответствии с таблицей истинности, полученной из таблице 1 и приведенной в табл. 3.

Как следует из табл, 3 выходными сигналами "1" и "2" ФОТС 5 являются троичные символы, представленные а двоичном виде:

0 — 11, 1 — 00, 2 — 10. В табл, 3 символы АВС— три символа исходной двоичной последовательности, представленные в параллельном виде.

В соответствии с табл. 3 ФОТС 5 может быть выполнен по структурной схеме, приведенной на фиг. 4, где в качестве дешифратора

33 может быть использован четырехканальный мультиплексор типа КП2, на адресные входы которого поступают сигналы АВ. а на информационные входы — сигналы х>. хг, хз, х4 (табл. 4). Элемент задержки ЭЗ 32 может быть выполнен на D-триггере. Табл. 4 и 5, описывающие работу дешифратора ДШ 33, получены из табл, 3.

В табл. 4 и 5 х1, х2, хз, x4 — сигналы HB информационнь1х входах мультиплексора типа КП 2, Рядом. с таблицей приведены соответствующие логические функции сигналов нэ информационных входах этого мультиплексора.

Сигналы с выходов ФОТС 5 (фиг. 2ф,х) подаются нэ формирователь троичных сигналов (ФТС) б, ФТС 6 должен быть выполнен в соответствии с таблицей истинности, полученной из таблицы 2 и приведенной в таблице 6, В табл. 6 символов А — двоичное представление входного сигнала СД вЂ” двоичное представление относительного троичного символа 1-2 — выходные сигналы ФТС 6.

ФТС 6 может быть выполнен в соответствии со структурной схемой, приведенной на фиг; 5, где а качестве ДШ 35 может быть использован четырехканальный мультиплексор типа КП 2, на адресные входы которого поступают сигналы АВ,. а на информационные входы сигналы х1, xz, хз. (табл. 7).

ЭЗ 34 может быть выполнен íà D-триггер, Табл. 7 и 8 получены из табл. б и определяют алгоритм работы ДШ 35.

В табл. 7 и 8 х>, х2, хз — сигналы на информационн ых входах мультиплексора типа КП2. Рядом с табл. 7 и 8 приведены соответствующие логические функции сигналов на информационных входах этого мультиплексора, сигналы на выходе ФТС б приведены на фиг. 2ф,у,ч.

С выходов ФТС б троичные символы (фиг. 2.1а), представленные в двоичном виде, поступают на информационные входы

ПсР 17, на тактовый вход которого подается тактовый сигнал (фиг. 2,1б).

На фиг. 2 1в приведены выходные сигналы ПсР 17, которые поступают на входы

ДШ 18 ПрР 7. На тактовый вход ПрР 7 подается тактовый сигнал (фиг. 2.1д) с выхода второго ДЧ 12. Как отмечалось выше, признаком границ кодовых групп является запрещенная троичная группа 00, появляющаяся на границах кодовых групп и представленная в двоичном виде как

"1111", Поэтому на выходе ДШ 18 отклик соответствует одновременному появлению четырех логических "1";

При накоплении заданного числа откликов на выходе первого НАК 4 появляется сигнал, из которого в первом ФИ 13, формируется узкий импульс (фиг. 2.1г) переключающий фазу сигнала на выходе первого ДЧ

12 (фиг. 2.1д).

Таким образом происходит установление синхронизма по кодовым группам для кода 3В2Т.

Выходные сигналы ПрР 7 (фиг. 2.1е) подаются на ФДС 8, осуществляющего обратное преобразование 2Т-ЗВ. ФДС 8 должен быть выполнен в соответствии с таблицей истинности, полученной из табл. 1 и приведенной в табл. 9.

В табл. 9 символы АВСД вЂ” четыре символа на выходе ПрР 7. Последние три столбца табл. 9 соответствуют трем двоичным символам (символы "1", "2", "3"). В соответствии с табл. 9 ФТС 8 может быть выполнен в виде дешифратора на четырехканальных мультиплексорах типа КП2, на адресные входы которых поступают сигналы АВ, а на информационные входы — сигналы х1, хг, хз в соответствии с табл. 10. 11, 12 полученными из табл. 9.

Выходные сигналы ФДС 8 (фиг. 2.1ж) поступают на входы параллельно-последовательного регистра (ППР) 10, на тактовый вход которого подается тактовый сигнал (фиг, 2.1з) с выхода умножителя 9 частоты на три (УМН), умножающего входную частоту на три, для осуществления параллельно-последовательного преобразования двоичного сигнала в ППР 10 на его управляющий вход подается сигнал с выхода второ о ФИ

14 (фиг. 2.1и), на выходе ППР 10 формируется исходный двоичный сигнал (фиг. 2.1к).

Формула изобретения

1. Декодер балансного кода, содержащий регенератор, тактовый выход которого подключен к тактовому входу первого управляемого делителя частоты, выход которого подключен к тактовому входу блока обнаружения признаков троичного синхросигнала, первый выход которого подключен к первому входу первого накопителя, о т л и ч а ю щ и йс я тем, что, с целью повышения помехоустойчивости декодера за счет минимизации коэффициента размножения ошибки, в него введены формирователь относительного троичного сигнала, формирователь троичного сигнала, параллельный регистр, формирователь двоичного сигнала, умножитель частоты, параллельно-последовательный регистр, второй накопитель. второй управляемый делитель частоты, первый — третий формирователи импульсов и блок определения признаков двоичного синхросигнала, информационный и первый тактовый входы которого подключены соответственно к информационному и тактовому выходам регенератора, прямой выход первого управляемого делителя частоты подключен к тактовым входам второго управляемого делителя частоты, формйрователя относительного троичного сигнала, формирователя троичного сигнала, блока обнаружения признаков троичного синхросигнала и второму тактовому входу блока определения признаков двоичного синхросигнала, счетный выход, выход сброса и информационные выходы которого подключены соответственно к счетному входу и входу сброса второго накопителя и информационным входом. формирователя относительного троичного сигнала, выходы которого подключены к информационным входам формирователя троичного сигнала, выходы которого подключены к информационным входам блока обнаружения признаков троичного синхросигнала, вторые выходы которого подключены к информационным входам параллельного регистра, выходы которого подключены к соответствующим входам формирователя двоичного сигнала. выходы которого подключены к информационным входам параллельно-последовательного регистра, выход которого является выходом декодера, выход второго накопителя через третий формирователь импульсов подключен к управляющему входу первого управляемого делителя частоты, инверсный выход которого подключен к третьему тактовому входу блока определения признаков двоичного синхросигнала, выходы первого накопителя, умножителя частоты и второго формирователя импульсов подключены соответственно к входу первого формирователя импульсов, первому и второму тактовым входам параллельно-последовательного регистра, выход первого формирователя импульсов подключен к управляющему входу второго управляемого усилителя делителя частоты, выход которого подключен к тактовому входу параллельного регистра, второму входу первого накопителя и входам умножителя частоты и второго формирователя импульсов.

2. Декодер по и. 1, отличающийся тем, что блок обнаружения признаков троичного синхросигнала содержит последовательный регистр, информационный и тактовый входы которого являются соответственно информационным и тактовым входами блока, информационные выходы последовательного регистра являются вторыми выходами и подключены к входам дешифратора, выход которого является первым выходом блока.

3. Декодер по п, 1, отличающийся ем, что блок определения признаков двоичного синхросигнала содержит последовательный регистр, первый и второй входы которого являются соответственно информационным и первым тактовым входами блока, выходы последовательного регистра подключены к информационным входам параллельного регистра, тактовый вход которого объединен с тактовым входом первого обнаружителя нарушения чередования полярностей троичных нулей, первый информационный вход которого объединен с одноименным входом второго обнаружителя нарушения чередования полярностей троичных нулей и подключен к второму выходу параллельного регистра, первый выход которого подключен к второму информационному входу первого обнаружителя нарушения чередования полярностей троичных нулей, второй информационный и тактовый входы второго обнаружителя нарушения чередования полярностей троичных нулей соответственно подключены к третьему выходу параллельного регистра и является третьим тактовым входом блока, второй и третий выходы параллельного регистра являются информационными выходами блока, выходы первого и второго обнаружителей нарушения чередования полярностей троичных нулей являются соответственно выходом сброса и счетным выходом блока.

4. Декодер по и. 3, о т л и ч а о шийся тем, что каждый обнаружитель нарушения чередования полярностей трпичных нулей содержит первый и второй элементы совпа