Устройство для преобразования двоичной последовательности в балансный троичный код

 

Устройство ускоренной передачи информации с преобразованием в блочный троичный код предназначено для сокращения времени передачи цифровой информации по каналу связи. Цель изобретения - повышение быстродействия устройства. Устройство обеспечивает непрерывное считывание информации собственными тактами из внешнего устройства, накопление в ОЗУ и после переключения в режим, выдачу информации , считывание с ОЗУ, преобразование в блочный троичный код и выдачу во внешние устройства с последующей передачей по каналам связи: Непрерывность приема достигается тем, что информация на вход устройства поступает в каждом периоде тактового сигнала, вся работа устройства по преобразованию и записи информации синхронизируется единой тактовой частотой , Повышение быстродействия достигается тем, что принятые в течение четырех тактов четырехразрядные блоки информации в двоичном коде после преобразования выдаются затем в канал связи в течение одного периода тактового сигнала. Применяемое преобразование в блочный троичный «од позволяет принятые четырехразрядные блоки передавать в канал связи Трёхразряднймй блоками . Устройство содержит коммутаторы, блоки памяти, элементы задержки, делитель частоты, переключатель режимов, преобразователи последовательного кода в параллельный, счетчики адреса, генератбр тактовой частоты, колирующую, матрицу, формирователь синхроимпульсов, инвертор ры, элементы, ключи, генератор 1, формирователь балансного кода, генератор М. 2ил. ., .. . . ... .... . Ё 00 о а о

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (я)5 Н 03 M 5/18

ГОСУДАРСТВЕННОЕ ПАТЕНТНОЕ

ВЕДОМСТВО СССР (ГОСПАТЕНТ СССР) ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCt OMY СВИДЕТЕЛЬСТВУ (21) 4927292/24 (22) 11.04,91 (46) 07,04,93. Бюл. ¹ 13 (72) В.А.Сендецкий, Л,B.Mîâ÷àí и Л.И.Кулагина (56) 1. Авторское свидетельство СССР

N 1169172, кл. Н 03 М 7/00, 1984, 2. Авторское свидетельство СССР

N .1332537, кл. Н 03 М 7/00, 1987.

3. Авторское свидетельство СССР

¹ 1324115, кл. Н 03 M 5/18, 1986, (54) УСТРОЙСТВО ДЛЯ ПРЕОБРАЗОВАНИЯ ДВОИЧНОЙ ПОСЛЕДОВАТЕЛЬНОСТИ В БАЛАНСНЫЙ ТРОИЧНЫЙ КОД (57) Устройство ускоренной передачи информации с преобразованием в блочный троичный код предназначено для сокращения времени передачи цифровой информации по каналу связи. Цель изобретения— повышение быстродействия устройства. Устройство обеспечивает непрерывное считывание информации собственными тактами из внешнего устройства, накопление в ОЗУ и после переключения в режим, выдачу информации, считывание с ОЗУ, преобразова. ние в блочный троичный код и выдачу во

Устройство относится к вычислительной технике и может быть использовано в системах передачи цифровой информации, когда время передачи ограничено.

Цель изобретения — повышение быстродействия устройства, На фйг. 1 приведена функциональная схема устройства ускоренной передачи информации с преобразованием в блочный троичный код; на фиг. 2 — временные диаграммы его работы. п9> Ж пц 1807561 А1

2 внешние устройства с последующей передачей по каналам связи; Непрерывность приема достигается тем, что информация на вход устройства поступает в каждом периоде тактового сигнала, вся работа устройства по преобразованию и записи информации синхронизируется единой тактовой частотой, Повышение быстродействия достигается тем, что принятые в течение четырех тактов четырехразрядные блоки информации в двоичном коде после преобразования выдаются затем в канал связи в течение одного периода тактового сигнала. Применяемое преобразование в блочный троичный код позволяет . принятые четырехразрядные блоки передавать в канал связи трехразрядными блоками, Устройство содержит коммутаторы, блоки памяти, элементы задержки, делитель частоты, переключатель режимов, преобразователи последовательного кода в параллельный, счетчики адреса, генератор тактовой частоты, кодирующую матрицу, формирователь синхроимпульсов, инверто-.. ры, элементы, ключи, генератор "1", формирователь балансного кода, генератор "-1".

2 ил.

Устройство содержит входной коммутатор 1, блоки 21 — 24 памяти, ОЗУ 2, элемейтй задержки 3i-3з, делитель 4 частоты на четыре, переключатель 5 режимов, выходной коммутатор 6, преобразователи 7>-74 последовательного кода в, параллельный, представляющие собою четырехразрядные сдвиговые регистры, счетчики 8>-84 адреса, генератор 9 тактовой частоты, кодирующую матрицу 10, реализованную на ПЗУ, форми-. рователь 11 синхроимпульсов, инверторы.

1807561

121-12з, элементы И.131 — 136 ключи 141- .. ложение "Выдача". Импульсы тактовой час-

146, генератор "1" 15, формирователь балан- тоты (фиг. 2,а) поступают на первый счетчик сного кода 16 в виде операционного 8 адреса и инициируют воспроизведение с усилителя, генератор - 1" 17. . первого ОЗУ 2 первого разряда информаРабота устройства состоит из двух цик- 5 ции, записанного по первому адресу. Он лов: накопление информации и выдача ин- переписывается в первый разряд преобраформации.. зователя 7 последовательнога кода в паралВ цикле "накопление информации" уст- лельный, представляющего собою ройство работает следующим образом, сдвиговый регистр. Второй импульс тактоПереключатель режимов 5, имеющий 10 вой частоты инициирует перезапись из пердва положения — "Накопление"и Выдача", вого ОЗУ 2 в первь!й преобразователь 7 находится в йоложении "Накопление". Им-. второго разряда информации. пульсы тактовой частоты с генератора 9 А.в этот момент первый тактовый им(фиг, 2,а) через переключатель 5 режймов с - пульС, задержанный первой тактовой задерего первого выхода поступают на тактовый 15 жкой 3 на один период тактовой частоты выход устройства и далее на внешнее уст- (фиг, 2,к) способствует перезаписи из второройство для тактирования поступления. ин- го ОЗУ 2 во второй преобразователь 7 пятоформации, а также на второй вход го разряда информации (первого разряда коммутатора 1 и вход делителя 4 частоты на . второй четверки). Когда в первый преобра4. Выходной сигнал с делителя 4 (фиг. 2,6) 20 зователь 7 последовательного кода в паралпоступает на управляющий вход входного лельный будет переписываться третий коммутатора 1, который имеет четыре поло- разряд информации, в третий преобразоважения: он поочередно подключает первый и тель 7 будет переписываться первый разряд второй входы -соответственно к йервому и третьей четверки разрядов, то есть девятый второму, третьему и четвертому, пятому и 25 разряд информации, а во второй преобразошестому, седьмому и восьмому выходам.. ватель7 будетпереписываться второй разСмена положения в соответствии с управля- ряд второй четверки разрядов информации. ющим сигналом с делителя 4 происходит Четвертый тактовый импульс перезаписычерез каждые четыре такта. вает в первый преобразователь 7 четвертый

Тактированная информация (фиг. 2,в) и 30 разрядинформацииивэтотжемоментперимпульсы тактовой частоты (фиг. 2,а), посту- . вый тактовый импульс, прошедший через пающие на первйй и второй входМ входного три тактовые задержки 3, перезаписывает коммутатора 1, в первые четыре такта про- из четвертого ОЗУ2 в четвертый преобразоходят через его выход 1 (фиг. 2,r) на первое ватель 7 первый разряд четвертой четверки

ОЗУ 2ичереэ выход2(фиг.2,ж) на первый 35 информации (тринадцатый разряд инфорсчетчик 8 адреса . Таким образом происхо- мации). Этот же импульс поступает на выдит запись в первое ОЗУ первых четырех ходной коммутатор 6 и подключает его к разрядов информации. После этого Ilo им-. первому преобразователю 7 последовательпульсу. делителя 4 входной коммутатор под- ного кода в параллельный; в котором к этому ключает для записи второе ОЗУ 2 (выход 3 40. времени уже записаны четыре разряда инкоммутатора, фиг. 2,д) и второй счетчик 8 формации. С первого преобразователя 7 чеадреса(выход 4 коммутатора, фиг. 2,з}. Вто- тйрехразрядный параллельный код рая четверка разрядов информации записы-, поступает через выходной коммутатор 6 на вается во второе ОЗУ2. кодирующую матрицу 10, созданную на

Далее входной коммутатор подключает 45 ПЗУ. третье ОЗУ (выход 5, фиг,2,е) и третий Кодирующая матрица 10 каждой четысчетчик 8 адреса. (выход 6, фиг. 2,и) для за- рехраэрядной комбинации в двоичном коде писи третьей четверки разрядов информа- ставит в соответствие трехразрядную комции. " .. бинацию в троичном коде с, использованием

Четвертая четверка разрядов эаписы- 50 значений 0,1-1, причем для передачи кажвается в четвертое ОЗУ 2 (выход 7 комму- дого разряда используются две шины: шина татора 1, фиг. 2,е), и выход 8 коммутатора значений и шина знака. Совпадающие по

1, фиг, 2,й). времени значения 1 на обоих шинах означаПятая четверка разрядов записывается ют, что по шйне значений передается -1 в снова подключенное первое 03У 2, и так 55 (см.фиг. 2,н,о; 2,п,р; 2,с,т). далее, до записи всей информации. На этом Для формирования значений одного заканчивается цикл "Накопление информа- разряда втроичном коде используется один ции". инвертор 12, два элемента И 13, два ключа

Цикл "Выдача информации" начинается 14, а также генератор "1" 15 и генератор "-1" с переводом переключателя режимов в по- 17. Работа происходитследующим образом, 1807561 первого разряда балансного кода, По второму синхроимпульсу (фиг. 2,ф), поступающему с формирователя 11 на 50 третьи входы третьего и четвертого элементов И 13, куда поступают с кодирующей матрицы 10 значение второго разряда кода и его знак (фиг, 2,п, 2,р), на формирователе

16 окажется сформированным значение второго разряда балансного кода.

По третьему синхроимпульсу (фиг. 2,x), поступающему с формирователя 11 СИ на третьи входы пятого и шестого элементов И

13, куда поступают с кодирующей матрицы

С первого выхода кодирующей матрицы 10 значение первого разряда поступает на первые входы первых двух элементов И 13 (фиг. 2,н), На втором выходе матрицы 10 присутствует значение знака: 0 — плюс, 1— минус, которое подается на второй входэлемента И 13. На третьи входы всех элементов

И 13-136, подаются синхронизирующие импульсы с формирователя 11, который формирует их из тактовой последовательности импульсов путем равномерного смещения друг относительно друга в пределах периода тактовой последовательности (фиг. 2,у, 2,ф, 2,х), причем первым идет импульс для формирования первого разряда, вторым— второго разряда, третьим — третьего, Если с кодирующей матрицы 10 в первом разряде поступает логический "6", то на первых входах первых двух элементов

И 13 присутствует нулевой потенциал и соединенные с ними два ключа 14 остаются закрытыми, а на формирователе 16 балансного кода также будет "0".

Если с кодирующей матрицы 10 в первом разряде поступает логическая "1" (на шине значений — потенциал логической "1" и на шине знака — ноль), то на выходе первого элемента И 13 остается нулевой потенциал и ключ 14 закрыт, а на выходе второгО элемента И 13 в момент прохождения синхроимпульса появится потенциал логической единицы, который откроет второй ключ 14 для прохождения через него логический "1" с генератора "1" 15. Таким образом на фор.мирователе 16 окажется логическая "1".

Если с кодирующей матрицы 10 в первом разряде поступает логическая "— 1" (на шине значений и на шине знака — потенциалы логической "1"), то в момент прохождения синхроимпульса на выходе первой схемы

И13 окажется потенциал логической "1" и первый ключ 14 откроется для прохождения логической "-1" с генератора "-1" 17, Таким образом, на формирователе 16 окажется логическая "-:.1". В итоге по первому синхроимпульсу (фиг. 2,у) на формирователе 16 будет сформировано значение

10 значение третьего разряда кода и его знак (фиг. 2,с, 2,т) на формирователе 16 окажется сформированным значение третьего разряда балансного кода.

Этим завершается преобразование первых четырех разрядов информации из двоичного кода в троичный с использованием трех его разрядов, причем длительность троичного трехразрядного блока, составит

257 длительности двоичного четырехразрядного блока, Второй тактовый импульс, поступивший на выходной коммутатор 6, подключит к кодирующвй матрице 10 второй преобразователь 7 последовательного кода в параллельный, на выходе которого будет уже присутствовать вторая четверка двоичных разрядов, выданная со второго

03У 2, Третий тактовый импульс подключает к кодирующей матрице 10 третий преобразователь 7 с третьей четверкой двоичных разрядов, четвертый тактовый импульс под-. ключит четвертый преобразователь 7, а пятый тактовый импульс снова подклю.ит первый преобразователь 7, в котором к этому моменту окажутся записанными следуюшие четыре разряда информации (пятая четверка) из первого 03У 2, Далее работа происходит аналогичным образом, Формула изобретения

Устройство для преобразования двоичной последовательности в балансный троичный код, содержащее коирующую матрицу, генератор тактовой частоты, делитель частоты, первый преобразователь последовательного кода в параллельный. первый элемент И и формирователь балансного кода, выход которого является информационным выходом устройства, о т л и ч аю щ е е с я тем, что, с целью повышения быстродействия устройства, в него введены входной и выходной коммутаторы, блоки памяти, элементы задержки, второй-четвертый преобразователи последовательного кода в параллельный, счетчики, переключатель, второй-шестой элементы И, инверторы, ключи, генератор "1", генератор "-1", формирователь синхроимпульсов, выходы которого соединены с первыми входами элементов И, информационный вход входного коммутатора является входом устройства, выходы первой группы выходов входного коммутатора соединены. с первыми входами соответствуюЩих блоков памяти, выходы которых соединены с первыми входами одноименных преобразователей последовательного кода в параллельный, выходы которых соединены с соответствующими информационными входами выходного коммутатора, выходы которого

1807561 соединены с информационными входами кодирующей матрицы, выходы второй группы выходов входного коммутатора соединены с первыми входами соответствующих счетчиков, выходы которых соединены с вторыми входами одноименных блоков памяти, выход генератора тактовой частоты соединен с третьими входами блоков памяти, вторыми входами преобразователей последовательного кода в параллельный и входом переключателя, первый выход которого является тактовым выходом устройства и соединен непосредственно и через делитель частоты с тактовым и управляющим входами входного коммутатора соответственно, второй выход переключателя соединен непосредственно с входом формирователя синхроимпульсов и вторым входом первого счетчика и через первый элемент задержки с вторым входом второго счетчика и входом второго элемента задержки, выход которого соединен непосредственно с вторым входом третьего счетчика и через третий элемент задержки — с вторым еходом четвертого счетчика и тактовыми входами выходного коммутатора и кодирующей матрицы, первый и второй выходы которой соединены соответственно с объединенными вторыми входами первого и второго элементов И и непосредственно с третьим входом первого элемента И и через

5 первый инвертор — с третьим входом второго элемента И, третий и четвертый выходы кодирующей матрицы соединены соответственно с объединенными вторыми входами .третьего и четвертого элементов И и непос10 редственно с третьим входом третьего элемента И и через второй инвертор — с третьим входом четвертого элемента И, пятый и шестой выходы кодирующей матрицы соединены соответственно с объединенными

15. вторыми входами пятого и шестого элементов И и непосредственно с третьим входом пятого элемента И и через третий инвертор— с третьим входом шестого элемента И, вы-. ходы элементов И соединены с первыми

20 входами одноименных ключей, выход генератора "— 1" соединен с,вторыми входа-. ми первого, третьего и пятого ключей, выход генератора "1" соединен с вторыми, входами второго. четвертого и шестого

25 ключей, выходы ключей соединены с соответствующими входами формирователя балансного кода.

1807561

1807561

Редактор Т.Рожкова, Заказ 1385 Тираж Подписное

ВНИИХИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина. 101

Э

Составитель В.Сендецкий

Техред M.Mîðãåíòàë Корректор Л,Филь