Сумматор порядков чисел (ii)

 

Изобретение относится к вычислительной технике и может быть использовано при проектировании арифметических устройств высокой производительности. Цель изобретения - повышение быстродействия. Сумматор порядков состоит из двух базовых узлов, каждый из которых содержит формирователь сигнала обращения тела, устройство управления, формирователь циклического переноса, формирователь сигнала разрешения сдвига числа, дополнительный формироват ь циклического переноса, два сумматора, два коммутатора , пять дополнительных сумматоров, узел обращения порядка числа, шесть формирователей информационного сигнала, 2 ил. |с/ t

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (st)s G 06 F 7/50

ГОСУДАРСТВЕННОЕ ПАТЕНТНОЕ

ВЕДОМСТВО СССР (ГОСПАТЕНТ СССР) ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ. СВИДЕТЕЛЬСТВУ (21) 4801601/24 (22) 29.12.89, (46) 30.08.93. Бюл. No 32 (71) Институт точной механики и вычислительной техники им.С.А.Лебедева (72) В.Я.Горштейн, А.И.Грушин и С.P.Øåâцов (56) Процессор. Техническое описание МВ К

Эльбрус-Б. ч.4, Арифметическое устройство

И 613.055.045 ТОЭ вЂ” M.: ИТМ u BT 1988, с.84-124, рис,5-22.

Процессор центральный. Техническое описание МВК Эльбрус-2. Арифметические исполнительные устройства БМ3.050.037

ТОЭ вЂ” M.: ИТМ и ВТ АН СССР, 1982, с,9-80, рис.2 — 7.

Изобретение относится к вычислительной технике и может быть использовано при проектировании арифметических устройств высокой производительности.

Цель изобретения — повышение быстродействия эа счет сокращения логических уровней..

На фиг.1а и 1б представлена функцио- нальная схема сумматора порядков чисел; на фиг.2 — схема устройства управления.

Сумматор порядка состоит из двух базовых узлов 1 — 1 и 1 — 2, каждый из которых содержит формирователь 2 сигнала обращения числа, устройство 3 управления, формирователь 4 циклического переноса в случае, когда оба входных числа вещественные, формирователь 5 сигнала разрешения сдвига числа, дополнительный формирователь 6 циклического переноса в случае, когда одно ав . Ы ао 1 837282 А1 (54) СУММАТОР ПОРЯДКОВ ЧИСЕЛ (57) Изобретение относится к вычислительной технике и может быть использовано при проектировании арифметических устройств высокой производительности, Цель изобретения — повышение быстродействия.

Сумматор порядков состоит из двух базовых узлов, каждый иэ которых содержит . формирователь сигнала обращения тела, устройство управления, формирователь. циклического переноса, формирователь сигнала разрешения сдвига числа, дополнительный формироват ль циклического переноса, два сумматора, два коммутатора, пять дополнительных сумматоров, узел обращения порядка числа, шесть формирователей информационного сигнала, 2 ил. иэ чисел — целое, первый сумматор?, первый коммутатор 8, первый дополнительный сумматор 9, второй дополн ител ьн ый сумматор 10, второй сумматор 11, третий дополнительный сумматор 12, четвертый дополнительный сумматор 13, пятый дополнительный сумматор 14, узел 15 обращения порядка числа, второй коммутатор 16, первый формирователь 17 информационного сигнала, второй формирователь 18 информационного сигнала, третий формирователь

19 информационного сигнала, четвертый формирователь 20 информационного сигна ла, пятый формирователь 21 информационного сигнала, шестой формирователь 22 информационного сигнала, первую управляющую шину 23 — 1, вторую управляющую шину 23 — 2, первую информационную шину

23-3, вторую информационную шину 23-4, 1837282 третью. информационную шину 23-5, дополнительную информационную шину 23-6, первую выходную шину 24-1, вторую выходную шину 24 — 2, третью выходную шину 24.3, первую дополнительную выходную шину

24-4, вторую дополнительную выходную шину 24-5, третью дополнительную выходную шину 24 — 6.

Формирователь 2 сигнала обращения числа имеет управляющий вход 25 — 1, первый и второй информационные входы 25-2, 25 — 3, устройство 3 управления —. первый, второй информационные входы 26 — 1, 26 — 2, управляющий вход 26-3, третий, четвертый, пятый информационнйе входы 26-4, 26 — 5, 26 — 6, формирователь 4 циклического переноса — первый и второй информационные входи 28 — 1, 28-2, формирователь 5 сигнала разрешения сдвига числа — управляющий вход 27-il, первый и второй информационние входи 27-2, 27 — 3, дополнительный формирователь 6 циклического переноса— первый, второй, третий и четвертый информационные входы 29 — I, 29 — 2, 29 — 3, 29 — 4, первый коммутатор 8 — управляющий вход

30-1, первый, второй, третий, четвертый, пятый и шестой информационные входы 302, 30-3, 30-4, 30 — 5, 30-6, 30-7, первый и второй выходы 31-1, 31-2, первый сумматор

7 — первый и второй информационные входы 32 — 1, 32 — 2, первый дополнительный сумматор 9 — первый и второй информационные входы 33 — 1, ЗЗ вЂ” 2, второй дополнительный сумматор 10 — первый и второй информационные входы 34-.1, 34-2, второй сумматор 11 — первый и второй информационные входы 35 — 1, 35-2, третий дополнительный сумматор 12 — первый и второй информационные входы 36 — 1, 36—

2, четвертый дополнительный сумматор 13первый и второй информационные входы

37-1, 37 — 2, пятый дополнительный сумматор 14 — первый и второй информационные входы 38-1, 38-2, первый формирователь 17 информационного сигнала — первый и второй информационные входы 39-1, 39 — 2, второй формирователь 18 информационного сигнала — первый, второй, третий информационные входы 40 — 1, 40-2, 40 — 3, третий формирователь 19 информационного сигнала — первый, второй; третий информационные входы 41-1, 41 — 2, 41 — 3, четвертый формирователь 20- первый и второй информационные входы 42 — 1, 42-2, пятый формирователь информационного сигнала 21— первый, второй и третий информационные входы 43-1, 43-2, 43-3, шестой формирователь информационного сигнала 22 — первый, второй, и третий информационные входи 44-1,, 44-2, 44 — 3, второй коммутатор

16 — первый и второй управля1ощие входы

45-1, 45 — 2, первый, второй, третий, четвертый, пятый, шестой информационные входы

45-3, 45 — 4, 45-5, 45-6, 45 — 7, 45 — 8, первый и второй выходы 46-1, 46-2.

Первый управляющий вход 23-1 сумматора порядков чисел соединен с управляющим входом 25 — 1 формирователя 2 сигнала обращения числа базовых узлов 1-1 и 1-2.

Второй управляющий вход 23-2 сумматора порядков чисел подключен к управляющему входу 26 — 3 устройства 3 управления и управляющему входу 27 — 1 формирователя

5 базовых узлов 1-1 и 1-2. Первый инфор15 мационный вход 23 — 3 сумматора порядков чисел соединен со вторым информационным входом 25-3 узла 2, со вторым информационным входом 26 — 2 устройства 3 управления, вторыми информационными

20 входами 32 — 2, 33 — 2, 34 — 2 сумматоров 7, 9, 10 соответственно с первым информационным входом 35 — 1 сумматора 11, входом узла

15, с первым информационным входом 39 — 1 формирователя 17, со вторыми информаци25 онными входами 40 — 2, 41 — 2 формирователей 18 и 19 вторых информационных входов

30 — 3, коммутатора 8 базового узла 1 — 1 и с первым информационным входом 26-1 устройства управления 3, с первыми инфор30 мационными входагли 25-2, 27 — 2. формирователей 2 и 5, с первыми информационными входами 32 — 1, 33 — 1, 34 — 1 сумматоров 7, 9, 10 соответственно, со вторым информационным входом 35 — 2 сумматора

35 11, со вторым информационным входом 39 формирователя 17, с третьими информационными входами 41 — 3, и 41 — 3 узла 18 и 19 базового узла 1 — 2.

Второй информационный вход 23 — 4

40 сумматора порядков чисел соединен с первым информационным входом 26 — 1 узла 3, с первыми информационными входами 25—

2, 27 — 2 формирователей 2 и 5, с первыми информационными входами 32 — 1, 33-1, 34-1

45 сумматоров 7, 9, 10 соответственно, со. вторым информационным входом 35 — 2 сумматора 11, со вторым информационным входом 39-2 формирователя 17, с третьими информационными входами 40 — 3, 41 — 3 формирователей 18 и 19 базового узла 1 — 1 и со вторым информационным входом 25-3 формирователя 2, со вторым информационным входом 26 — 2 устройства управления 3, со вторыми информационными входами 32 — 2, 55 33 — 2, 34-2, сумматоров 7, 9, 10 соответственно с первым информационным входом

35-1 сумматора 11, с входом узла 15, с первым информационным входом 39 — 1 формирователя 17, со вторыми информационными входами 40 — 2, 41 — 2 формирователей узлов

1837282 м ф н р

3 к

Ф о т

Ф в т и з в м в

1 н

4 т н и р р

Ф н м в р

A и

Ф л и 19, со вторым информационным входом

-3 коммутатора 8 базового узла 1-2, Третий информационный вход 23 сумтора порядков чисел подключен ко второу информационному входу 27 — 3 рмирователя 5, к первому информационму входу 29 — 1 формирователя 6, ко вто м информационным входам 36 — 2, 37-2, — 2 сумматоров 12, 13, 14 соответственно, первому информационному входу 42-1 рмирователя 20, ко второму информациному входу 43 — 2 формирователя 21, к етьему информационному входу 44-3 рмирователя 22 базового узла 1 — 1, Четртый информационный вход 23 — 6 суммара порядков чисел в базовом узле 1 — 2 дключен к аналогичному входу 23-5 в бавом узле 1 — 1. Выход узла 15 соединен со орым информационным входом 29 — 2 форрователя бс первыми информационными одами 36 — 1, 37 — 1, 38-1, 43 — 1 сумматоров, 13, 14 и формирователя 21 соответствен, со вторыми информационными входами

-2, 44-2 формирователей 20, 22, Выход устройства управления 3 соедин с управляющим входом 30 — 1 коммутара 8 и первым управляющим входом 45 — 1 орого коммутатора 16, Выход формироваля 5 соединен с третьим информационiM входом 4 устройства 3 управления,. твертый информационный вход 26 — 5 корого подключен к выходу формирователя

Выход формирователя 6 соединен с пя м информационным входом 26-6 устройва 3 управления и со вторым входом 45 — 2 ммутатора 16, Выход сумматора 7 соединен с первым формационным входом 30 — 2 коммутато8. Выход сумматора 9 соединен со вто м информационным входом 28-2 рмирователя 4 и с третьим информацион м входом 30 — 4 коммутатора 8, выход сумтора 10 — с четвертым информационным одом 30 — 5 коммутатора 8, выход суммато11 — с первыми информационными вхоми 28 — 1 и 41 — 1 формирователей 4 и 19.

Выход сумматора 12 подключен к четртому информационному входу 29 — 4 форрователя 6 и пятому информационному оду 30-,6 коммутатора 8. Выход суммато13 соединен с шестым информационным одом 30 — 7 коммутатора 8, Выход суммара 14 подключен к третьим информацион м входам 29-3 и 43 — 3 формирователей 6

1 соответственно и к первому входу 44 — 1 рмирователя 22. Выходы формироватей 17, 18, 19, 20, 21, 22 соединены соответвенно с первым, вторым, третьим, вертым, пятым, шестым информацион ми входами 45-3. 45 — 4, 45 — 5, 45-6, 45 — 7, 45-8 коммутатора 16, Выход формирователя 2 базового узла 1-1 соединен с первой выходной шиной 24-1, 5 Выход формирователя 2 базового узла

1 — 2 соединен с первой дополнительной выходной шиной 24 — 2, Первый выход 31 — 1 коммутатора 8 базового узла 1 — 1 и второй выход 31-2 коммута10 тора 8 базового узла 1 — 2 соединен с выходной шиной 24 — 3 сумматора порядков, Второй выход 31 — 2 коммутатора 8 базового узла 1 — 1 и первый выход 31 — 1 коммутатора

8 базового узла 1 — 2 соединены с выходной

15 шиной 24 — 4. Первый выход 46 — 1 коммутатора 16 базового узла 1-1 и второй выход 46 — 2 коммутатора 16 базового узла 1 — 2 соединен с выходной шиной 24 — 5. Второй выход 46 — 2 коммутатора 16 базового узла 1 — 1 и первый

20 выход 46-1 коммутатора 16 базового узла

1 — 2 соединен с выходной шиной 24-6.

Формирователь 2 сигнала обращения числа, формирователь 4 циклического переноса и дополнительный формирователь цик25 лического переноса могут быть выполнены как аналогичные устройства в прототипе.

Устройство 3 управления, формирователь 5 сигнала разрешения сдвига числа, сумматоры 7, 9, 10, 11, 12, 13, 14, коммута30 торы 8 и 16, узел 15, формирователи 17, 18, 19, 20, 21, 22 могут быть выполнены на элементной базе серии 13006, логические функции которых описаны ниже при работе сумматоров порядков чисел, 35

Сумматор порядков чисел работает следующим образом, На вход 23 — 1 поступает код операции.

На вход 23 — 2 поступают типы чисел:

40 ВЕШЛ вЂ” число А вещественное;

ВЕЩП вЂ” число В вещественное;

ЦЕЛП вЂ” число В целое;

ОЗ2П вЂ” число В формата 32.

На вход 23 — 3 поступает вещественный

45 порядок числа А — 8А — tA, где 1А — младший разряд, и знак порядка з.,А.

На вход 23 — 4 поступает вещественный порядок числа  — В — 1В, где 1 — младший разряд, и знак порядка ЗНВ, 50 На вход 23 — 5 поступает ПЦП вЂ” порядок целого числа Н, состояний из 5 порядков, 5ПЦП, 4ПЦП, ЗПЦП, 2ПЦП, 1ПЦП, где ПЦП— младший разряд.

На вход 23 — 6 поступает ПЦЛ вЂ” 5-разряд55 ный порядок целого числа 4, где 1ПЦЛ— младший разряд.

В формирователе 2 вычисляется сигнал обращения числа на основе знаков обоих входных операндов и кода операции; сложение или вычитание.

1837282

В устройстве 3 управления формируются сигналы коммутации для коммутаторов 8 и 16.

ВЕРС = ВЕЩЛ х ВЕЩП х РСД (1)

1КСП = ВЕРС х ЗНА х ЗНВ (2)

2КСП = ВЕРСх ЗНАх 3HB . (3)

ЗКСП - ВЕРС х ЗНА х 3НВ (4)

4КСП = ВЕЩЛ х ЦЕЛПх ЗНАи РСД (5)

1КСЛ = ВЕЩЛ х ЦЕЛП х ЗНА х РСД (6)

РАЗПР = 2КСП х ЦПВ + 1КСП + ЗКСП х хцПВ+4КСП х ЦПЦ (7)

РАЗРЛ = 1КСЛ х ЦПЦ+4КСП х ЦПЦ, (8) где РСД вЂ” сигнал разрешения сдвига, формирующийся в узле 5 (вход 26-4 устройства 3);

ЦП — циклический перенос в случае двух вещественных чисел, формируемый в формирователе 4 (вход 26-5);

ЦПЦ вЂ” циклический перенос в случае, когда одно из чисел — целое, формируемый в формирователе 6 (вход 26 — 6);

ВЕЩЛ, ВЕЩП, ЦЕЛП (вход 26 — 3);

3 НА (вход 26-2);

ЗНВ (вход 26-1);

1КСП вЂ” 4КСП вЂ” сигналы коммутации сдвигов «vlc/IB В;

1КСЛ вЂ” сигнал коммутации сдвигачисла А;

РАЗРП вЂ” разрешение сдвига числа В;

РАЗРЛ вЂ” разрешение сдвига числа А, Сигналы управления коммутаторов формируются все одновременно каждый такт, так как сумматор порядков работает в конвейерном режиме.

Сигналы управления 1КСП,2КСП,ЗКСП, 4КСП, РАВРП необходимы для формирования сигналов сдвига числа В, а 1КСЛ, РАЗРЛ вЂ” числа А.

Необходимость нескольких сигналов:

1КСП, 2КСП, ЗКСП, 4КСП обусловлена различными ситуациями, реализуемыми сумматорами, функции и смысл которых указаны киже.

В формирователе 5 формируется сигнал разрешения сдвига числа (РСЛ). Если РСЛ =О, о число при выравнивании порядков не сдвигается.

РСД = РСДЦ х РСДФ32 (9)

При анализе целого числа формируется:

РСДЦ = ПЦП х ЦЕЛП (10)

При анализе вещественного числа формата 32 для случая, когда порядок минимальный:

РСДФ = ПЦП х Ф32П х ВЕЩП х 5В, (11) где сигналы поступают:

ПЦП вЂ” rIO вхсду 27-3

Ф328, ВЕЩП, ЩЕЛП вЂ” по входу 27 — 1

58 — no входу 27 — 3, Обозначим:

П вЂ” полусумма;

6 — перенос, P — условия переноса через разряды. (20) (22) (24) Цифра перед обозначением Н, G, P указывает, какие пары разрядов участвует в формировании операции, первая цифра после буквенного обозначения указывает ко5 личество разрядов, участвующих в формировании операции, вторая цифра — номер сумматора.

Сумматор 7 складывает четыре младших разряда модулей порядка веществен10 ных входных А и В чисел:

1С21 = 2А и 2В + (2А + 28) х 1А х 1В (12)

3H1 = 2А+ 38 (13)

1S1 = 1А+ 18 (14)

2$1 =2А+ 28+ 1Ах 18 (1 5)

15 ÇS1 = ЗН1+ 1С21 (16)

4S1 = (3Н1 х 1G21) + 41 + 4В + ЗА х хИхЗВ, (17) где разряды порядка числа 4 поступают по входу 32 — 1, 20 разряды порядка числа  — по входу

32 — 3.

В коммутаторе В формируются сигналы сдвига ВС1Л, 4СДЛ, 2СДЛ, 1СДЛ (выход 31—

1) для сдвига числа А и ВСДП, 4СДП, 2СДП, 25 1СДП (выход 31-2) для сдвига числа В.

CTP = 1.КСП х 2КСП х ЗКСП (18)

1СДП = 2АЗ РП х (1SÇ х 2КСП +

+1S3 х 1КСП + 1SÇ х ЗКСП +

+ 1S6 х CTP) (19)

30 2СД = РАЗПР х (2S2 х 2КСП+

+ 1S1 х 1КСП+ 2SÇ х ЗКСП+

+ 2S5 х СТР)

4СЛП = РАЗРП х (ÇS2 х 2КСП +

+ 3S1х1КСП+3S3хЗКСП+

35 + ÇS5 х CTP) (21)

БСЛП = РАЗПР х (4S2 х 2КСП.+

+4$1 х 1КСП + 4$3 х ЗКСП +

+ 4$5 х CTP)

1СДП = РАЗРЛ х (1$5 х ЗНА+

40 + 1$6х ЗХА) (23)

2СДЛ = РАЗРЛ х (2$5 х ЗНА+

+ 2S6x 3HA)

4СДЛ = РАЗРЛ х (3$5 х ЗНА+

+ 3S6x ЗНА) (25)

45 ВСДЛ = РАЗРЛ = (4$5 х ЗНА+

+ 4$6 х ЗНА), (26) где разряды сумм 1$1, 2S1, 3$1, 4S1 поступают по входу 30-2, разряды сумм 1$2, 2S2, 3S2, 4S2 — по входу 30 — 4, разряды сумм 1SÇ, 50 2SÇ, 3$3, 4SÇ вЂ” по входу 30-5, разряды сумм

1$5, 2$5, ÇS5, 4$5 — по входу 30 — 6, разряды сумм 1S6, 2S6, ÇS6, 4$6- по входу 30 — 7, 3 НА — по входу 30 — 3.

1КСП. 2КСП, ЗКСП, РАЗРП, РАЗРЛ по55 ступают по входу 30 — 1.

Сумматор 9 вычитает четыре младших разряда модулей порядков вещественных входных чисел А и В при условии. что циклический перенос равен нулю.

ЗНАК=ЗА=ЗВ (27) 1837282

1С22 = 2А х 28+ (2А+2В) х 1А х1В (28)

1S2 = 1А+ 18 (29)

2$2 - 2А+ 28 + 1А х 18 (ЗО)

3S2 = 3Н2+ 1С22 (31)

4S2 = (ЗН2 х 1С22) + 4А+

+ 48+3Ax38 (32) ! где разряды порядка числа А поступают по . входу 23-.2, разряды порядка числа В посту,, пают по входу 33-1, Сумматрр 10 вычитает четыре младших ! разряда модулей порядка вещественных входных чисел А и В при условии, что цикли, ческий перенос равен 1, т.е, к младшему

:: разряду суммы прибавляется единица цик1 лического переноса

1P13 = 1А х 1В (33)

2C13 = 2А+ 28 (34)

2H3 = 2А+ 2В (35)

1P23 = (1А+ 18) х (2А+ 28) (36)

1C23 = 2C13 + 1P2Ç (37)

1S3 = 1А+ 18 (38)

2S3 = tP23+2H3 (39)

3S3 = 2C13 + (1P13 х 2M3) + 3H2 (40)

4S3 = (3 Н2 х 1C23) + 4S2A, (41) где разряды порядка числа А поступают по входу 34-2, разряды порядка числа  — по входу 34-1.

Сумматор 11 вычитает четыре старших разряда модулей порядка вещественных входных чисел А и В для определения того, что разность порядков больше или равна 15.

3C24 = 6А х 68 + (6А + 68) х 5А х 58 (42) 7Н4 = 7А+ 78 (43)

8S4A = 8А + 88+ (7А х 78) (44)

5S4 = 5А + 58 (45)

6S4 = 6А + 68 (5А х 58) (46)

7S4 = 7Е4 = ÇC24 (47)

8S4 = (7Н4 х ÇC24) + 8S4A, (48) где разряды порядка числа А поступают по входу 35 — 1, разряды порядка числа  — по входу 35 — 2.

Сумматор 12 складывает или вычитает четыре младших разряда модулей порядков входных чисел вещественного А и целого В при условии, что циклический перенос равен нулю.

ЗН5 = ЗАЦ + ЗПЦП (49)

1C23 = 2АЦ х 2ПЦП + (2АЦ+

+ 2ПЦП)х1АЦх1ПЦП (50)

4S5C = 4АЦ+ 4ПЦП + (ЗАЦ х ЗПЦП) (51)

1$5 = 1АЦ+ 1ПЦП (52)

2S5 = 2АЦ+ 2ПЦП + (1АЦ х 1ПЦП) (53)

3S5 = 1C25 + 3H5 (54)

4$5 = (ЗН5 х 1С25) + ÇS5C, (55) где разряды АП поступают по входу 36 — 1, разряды ПЦП вЂ” по входу 36-2.

Сумматор 13 вычитает четыре младших разрядов модулей порядков входных чисел вещественного А и целого B при условий, чем циклический перенос равен 1, т.е. к младшему разряду суммы прибавляется единица циклического переноса.

1Р16 = 1АЦ+ i ПЦП (56)

5 2С16 = 2АЦ х 2ПЦП (57)

2И6 = 2АЦ+ 2ПЦП (58)

1Р26-(1АЦ+1ПЦП) х(2ЦА+ 2ПЦП) (59)

1С26- 2С16+ 1Р26 (60)

1S6 = 1АЦ+ ПЦП (61)

10 2S6 = 1P16+ 2Н6 (62)

3S6 = 2С16+ (1P16 х 2Н6) + ЗНП (63)

4S6 = (ЗН5 х 1С26) + 4S5C, (64) где разряды АЦ поступают во входу 37-1, разряды ПЦП вЂ” по входу 37-2, 15 Сумматор 14 вычитает четыре старших разряда модуля порядка вещественного входного числа А из старшего разряда порядка целого входного числа В.

5S7 = 5АЦ+ 5ПЦП (65)

20 6S7 = (5АЦ х 5ПЦП) + 6АЦ (66)

3627 = 6АЦ х 5АЦ х 5ПЦП (67)

7S7 = 7АЦ+ ÇC27 (68)

8S7 = (7АЦ х ÇC27) + 8АЦ, (69) где разряды АЦ поступают о входу 38-1, 25 разряды ПЦП вЂ” по входу 38 — 2.

Узел 15 обращает порядок входного числа А

АЦ= ЗНА+ А, (70) где =1 — 8

ЗО Если разность порядков больше или равна 15, в коммутаторе 16 формируются сигналы БР15 1 (выход 46 — 1) для числа А и

БР 15 П (выход 45 — 2) для числа В, выдвигающие числа А, В за разрядную сетку. Сигна35 лы БР 15Л и БР15П формируются коммутацией результатов формирователе

17 — 22, управляемых сигналом управления на устройства 3.

БР15П = РАЗРП х (2БР15 х 2КСП+

40 + 1БР15 х 1КСП+ ЗБР15 х ЗКСП+

+ 5БР15 х CTP) (71)

БР15Л = 4БР15 х 1КСП +

+6БР15 х ЦПЦ х 4КСП +

+ ЦПЦ х 1КСЛ (72)

45 где CTP формируется по формуле (18), РА3Р формируется по формуле (7), РАЗРП,1КСП,2КСП,ЗКСП,4КСП;1КСЛ поступает по входу 45-1, ЦПЦ поступает по входу 45-2, 50 1БР15 поступает по входу 45 — 3, 2БР15 поступает по входу 45-4, ЗБР15 поступает по входу 45-5, 4БР15 поступает по входу 45 — 6, 5БР15 поступает по входу 45 — 7, 55 6БР15 поступает по входу 45 — 8.

Формирователь 17 формирует сигнал

БР15, указывающий, что разность порядка больше или равна 15 при сложении модулей порядков вещественных входных чисел А и В, 1837282

5

10 входу 39 — 2

55 (87) 2Р21 - (ЗА + ЗВ) х (4А + 4В) (73)

58АВ = 5А + 6А + 7А+ 8А+

+ 5В+6В+7В+8В (74)

2621 = 4А х 4В + (4А+ 4В) х ÇA х ЗВ (75)

1БР15 = 5818 + 2С21 + 2С21 +

+ 2Р21 х 1С21 (76) где 1621 формируется как в формуле (12)

Разряды порядка числа 1 поступают по входу 39 — 1, разряды порядка числа  — по

Формирователь 18 формирует сигнал

БР15 при вычитания модулей порядка вещественных входных чисел А и В при условии, что циклический порядок равен нулю.

2622 - 4А х 4В + (4А + 4В) х ÇA х 3 В (77)

2Р22 = (4A+ 4В) х (ÇA+ ЗВ) (78) . 1642 = 2С22 х 1С22 {79)

2БР15 =. 5$4 х 1642 + 6$4 +

+ 7$4+ BS4, (80) где 1G22 формируется как в формуле (28).

Разряды порядка числа А поступают по входу 40 — 2, разряды порядка числа В поступают по входу 40-.3, разряды суммы $4 поступают по входу 40 — 1.

Формирователь 19 формирует сигнал

БР15 при вычитании модулей порядков вещественных входных чисел А и В при условии, что циклический перенос равен единице.

1643 = 1623 х 2Р22 + 2622 (81)

3 Б Р15 = (5S4 + 6S4 + 7S4 +

+8S4) х 1G43 х 5$4 х 6$4 х х 7S4 х 8S4 х 1643 (82) где 1623 формируется как в формуле (37), 2622 формируется как в формуле (77), 2Р22 формируется как в формуле (78).

Разряды порядка числа А поступают по входу 41 — 2, разряды порядка числа  — по входу

41 — 3, разряды суммы S4 — по входу 41 — 1, Формирователь 20 формирует сигнал

БР15 при сложении модулей порядка входного вещес венного числа А и входного целого числа B.

58АЦ = 5АЦ+ 6АЦ+ 7АЦ+ 8АЦ+ 5ПЦП (83) 2Р2 = (4ЦА+ 4ПЦП) х (ЗАЦ+ ЗПЦП) (84)

2625 = 4АЦ х 4ПЦП + (4АЦ+

+,4ПЦП) х ЗАЦ х ЗПЦП (85)

4БР15 = 2 Р2 х 1C25 + 2С25 + 58АЦ (86) где 1С25 формируется как в формуле (50).

Разряды ALI, поступают по входу 42 — 2, разряды ПЦП вЂ” по входу 42 — 1.

Формирователь 21 формирует сигнал

БР15 при вычитании модуля порядка входного вещественного числа А из целого числа

В при условии, что циклический перенос равен нулю. . 1645 = 2625 - - 1625 х 2P2

5Б Р15 =- 5S7 х 1645 + 6S7 +

+ 7S7+ 8$7, (88) где 2625 вычисляется по формуле (85), 1625 вычисляется по формуле (50), 2Р2 вычисляется по формуле (84).

Разряды АЦ поступают по входу 43 — 1, разряды ПЦ поступают по входу 43 — 2, разряды суммы S7 поступают о входу

43 — 3, Формирователь 22 формирует сигнал

БР15 при вычитании модуля порядка входного вещественного числа А из целого числа

В при условии, что циклический перенос равен единице.

1G46 = 2625 + 2 Р2 х 1626 (89)

6БР15 = (5S7+ 6S7+ 7$7+

+ 8$7) х 1G46+ 5S7 х 6S7 х х 7S7 х 8S7 х 1G46 (90) где 2625 формируется как в формуле (85), 2Р2 формируется как в формуле (84), 1626 формируется как в формуле (60), Разряды АЦ поступают по входу 44 — 2. разряды ПЦП поступают по входу 44 — 3, разряды суммы S7 поступают по входу

44 — 1.

Сумматор порядков чисел состоит иэ двух базовых узлов 1 — 1 и 1 — 2, только в один узел 1 — 1 по входу 23 — 5 подается ПЦП, а в другой узел 1 — 2 по входу 23 — 6 (аналогично расположенному в базовом узле) подается

ПЦЛ, Выходы 24-3 БР15Л, 24-4, БР15П, 24-5

СДЛ, 24 — 6 СЛП соответственно двух базовых узлов соединены в инверсной фазе п роводным "и", как показано на фиг.1.

Сумматор порядков чисел предназначен для вычисления модуля разности порядков и формирования кода сдвига числа и полученной разности в случае, когда хотя бы один из входных операндов вещественный.

Сумматор порядков чисел формирует виды сдвига операндов для выравнивания порядков перед сложением мантисс операндов.

В базовых узлах 1-1, 1 — 2 виды сдвига чисел В 8СДП, 4СЛП, 2СЛП, 1СЛП и коды сдвига числа А 8СДЛ, 4СДЛ, 2СДЛ, 1СДЛ формируются непосредственно из модуля разности порядков, при условии. когда два входных числа вещественные, либо одно иэ чисел целое. При этом в узел 1 — 1 по входу

23 — 5 подается целое число В, а в узел 1 — 2 по входу 23 — 6 — целое число А.

Устройство 3 управления управляет коммутатором 8 сдвига чисел и коммутатором 16 сигналов (БР15), означающим, что разность порядков больше или равна 15(может быть использован для расширения функциональныхх вазможностей).

1837282

Коммутатор 8 формирует сигналы сдвиг чисел А и В коммутацией сумм сумматоов 7, 9, 10, 12., 13 посредством сигналов, ормируемых в устройстве 3 управления.

Коммутатор 16 формирует сигнал (Б P15) ля левого и правого чисел коммутаций реультатов, формируемых в узлах 17 — 22, поредством сигналов формируемых в стройстве 3 управления.

Во входном сумматоре 20 порядков нет оммутатора сборок нулей и коммутатором орядка целого и вещественного чисел. Таким образом, порядок целого числа поступат непосредственно на сумматоры, ычисляющие модуль разности порядков, ет шифратора,- получающего сдвиг числа

13 модулл разности порядков. Таким обраом, сдвиги чисел получаются непосредстенно с коммутатора сдвигов. Это озволяет ускорить работу как сумматора, ак и всего устройства сложения в целом.

Все входящие в устройство сложения зль синхронизированы единой системой инхронизации.

Формула изобретения

Сумматор порядков чисел, содержаий базовый узел, включающий в себя ормирователь сигнала обращения числа, стройство управления, формирователь иклического переноса, формирователь игнала разрешения сдвига числа, два суматора, два коммутатора, две управляющие ходные шины, три информационные входные шины, три выходные шины, первая упавляющая входная шина соединена с, правляющим входом формирователя сигнала обращения числа, к первому и второму йнформационным входам которого, первоу и второму информационным входам уст,ройства управления подключены

1 соответственно вторая и первая информационные входные шины, вторая управляющая шина соединена с управляющими входами устройства управления и формирователя сигнала разрешения сдвига числа, к первому и второму информационным вхоам которого подключены соответственно вторая и третья информационные входные шины, выход формирователя сигнала разрешения сдвига числа соединен с третьим информационным входом устройства управления, выход которого подключен к управляющему входу первого коммутатора и первому управляющему входу второго коммутатора, первый информационный вход первого коммутатора соединен с выходом первого сумматора, выход второго сумматора подключен к первому входу формирователя циклического переноса, вы ход которого соединен с четвертым инфор20

25 третьего, четвертого и пятого дополнитель30

40

5

15 мационным входом устройства управления, выход формирователя сигнала обращения числа соединен с первой выходной шиной, отличающийся тем,что,сцелью повышения быстродействия за счет сокращения логических уровней, введены второй базовый узел, дополнительная информационная входная шина, три дополнительные выходные шины, а в каждый базовый узел включены дополнительный формирователь циклического переноса, пягь дополнительных сумматоров, узел обращения порядка числа, шесть формирователей информационного сигнала, причем в первом базовом узле первая информационная входная шина соединена с первым информационным входом второго сумматора, с вторыми информационными входами основного первого и второго дополнительных сумматоров, первого коммутатора и входом узла обращения порядка числа, выход которого подключен к второму информационному входу дополнительного формирователя циклического переноса, к первым информационным входам ных сумматоров пятого формирователя информационного сигнала и к вторым информационным входам четвертого и шестого формирователей информационного сигнала, вторая информационная входная шина подключена к первым входам первого основного, первого и второго дополнительных сумматоров и к второму входу второго сумматора, третья информационная входная шина соединена с первым информационным входом дополнительного формирователя циклического переноса, с вторыми информационными входами третьего, четвертого и пятого дополнительных сумматоров и пятого формирователя информационного сигнала, с первым входом четвертого и с третьим входом шестого формирователей информационного сигнала, во втором базовом узле первая управляющая входная шина соединена с управляющим входом формирователя сигнала обращения числа, к первому и второму информационным входам которого, первому и второму информационным входам устройства управления подключены соответственно первая и вторая информационные входные шины, вторая управляющая входная шина соединена с управляющими входами устройства управления и формирователя сигнала разрешения сдвига числа, к первому и второму информационным входам которого подключены соответственно первая и дополнительная информационные входные шины, выход формирователя сигнала разрешения сдвига

1837282

40 числа соединен с третьим информационным входом устройства управления, выход которого подключен к управляющему входу первого коммутатора и к первому управляющему входу второго коммутатора, первый информационный вход первого коммутатора соединен с выходом первого сумматора, выход второго сумматора подключен к первому входу формирователя циклического переноса, выход которого соединен с четвертым информационным входом устройства управления, вторая информационная входная шина соединена с первым информационным входом второго сумматора, с вторыми информационными входами первого основного, первого и второго дополнительных сумматоров, первого коммутатора и входом узла обращения порядка числа, выход которого подключен к второму информационному входу дополнительного формирователя циклического переноса, к первым информационным входам третьего, четвертого и пятого дополнительных сумматоров, пятого формирователя информационного сигнала и к вторым информационным входам четвертого и шестого формирователей информационного сигнала, первая информационная входная шина подключена к первым входам первого основного, первого и второго дополнительных сумматоров и к второму входу второго сумматора, дополнительная информационная входная шина соединена с вторым информационным входом формирователя сигнала разрешения сдвига числа, с первым информационным входом дополнительного формирователя циклического переноса, с вторыми информационными входами третьего, четвертого и пятого дополнительных сумматоров и пятого формирователя информационного сигнала с первым входом четвертого и с третьим входом шестого формирователей информационного сигнала, выход формирователя сигнала обращения числа соединен с первой дополнительной выходной шиной, при этом в каждом базо5

30 вом узле выход первого дополнительного сумматора подключен к второму информационному входу формирователя циклического переноса и третьему информационному входу первого коммутатора, четвертый информационный вход которого соединен с выходом второго дополнительного сумматора, выход второго сумматора подключен к первым информационным входам второго и третьего формирователей информационного сигнала, выход третьего дополнительного сумматора соединен с четвертым информационным входом дополнительного формирователя циклического переноса и с пятым информационным входом первого коммутатора, шестой информационный вход которого подключен к выходу четвертого дополни-. тельного сумматора, выход пятого дополнительного сумматора соединен с третьими информационными входами дополнительногоо формирователя циклического переноса и пятого формирователя информационного сигнала и с первым информационным входом шестого формирователя информационного сигнала, выходы всех формирователей информационных сигналов соединены с соответствующими информационными входами второго коммутатора, первый вход первого коммутатора, первый вход первого коммутатора первого базового узла и второй выход первого коммутатора второго базового узла соединены с второй выходной шиной, второй выход первого коммутатора первого базовоro узла и первый выход первого коммутатора второго базового узла соединены с второй дополнительной выходной шиной, первый выход второго коммутатора первого базового узла и второй выход второro коммутатора второго базового узла соединены стретьей выходной шиной, второй выход второго коммутатора первого базового узла и первый выход второго коммутатора второго базового узла соединены с третьей дополнительной выходной шиной.

1837282 цап 53 Рб

6вип

Составитель В,березкин

Техред М,Моргентал Корректор В.Петращ

Редактор Ж.Рожкова

Производственно-издательский комбинат "IlBTBHt", г. Ужгород, ул, Гагарина, 101

Заказ 2865 Тираж Подписное . ВНИИХИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж 351 Раушская наб., 4/5