Логический преобразователь

Устройство относится к вычислительной технике, предназначено для реализации простых симметричных булевых функций и может быть использовано в системах цифровой вычислительной техники как средство преобразования кодов. Техническим результатом является обеспечение реализации любой из простых симметричных булевых функций, зависящих от n аргументов - входных двоичных сигналов. Устройство содержит двенадцать мажоритарных элементов. 1 ил.

 

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др.

Известны логические преобразователи (см., например, патент РФ 2248034, кл. G06F 7/38, 2005 г.), которые с помощью константной настройки реализуют любую из простых симметричных булевых функций τ₁, τ₂, τ_n-1, τ_n, зависящих от n аргументов - входных двоичных сигналов, при n=4.

К причине, препятствующей достижению указанного ниже технического результата при использовании известных логических преобразователей, относятся ограниченные функциональные возможности, обусловленные тем, что не допускается обработка семи входных сигналов.

Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является принятый за прототип логический преобразователь (патент РФ 2621281, кл. G06F 7/00, 2017 г.), который содержит восемь мажоритарных элементов и с помощью константной настройки реализует любую из простых симметричных булевых функций τ₁, τ₂, τ_n-1, τ_n, зависящих от n аргументов - входных двоичных сигналов, при n=5. При этом максимальное время задержки распространения сигнала в прототипе определяется выражением 5×Δt_M, где Δt_M есть время задержки мажоритарного элемента.

К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относятся ограниченные функциональные возможности, обусловленные тем, что не допускается обработка семи входных сигналов.

Техническим результатом изобретения является расширение функциональных возможностей за счет обеспечения реализации с помощью константной настройки любой из простых симметричных булевых функций τ₁, τ₂, τ_n-1, τ_n, зависящих от n аргументов - входных двоичных сигналов, при n=7 и сохранение быстродействия прототипа.

Указанный технический результат при осуществлении изобретения достигается тем, что в логическом преобразователе, содержащем восемь мажоритарных элементов, которые имеют по три входа, выходы i-го , j-го и первые входы i-го, шестого мажоритарных элементов соединены соответственно с вторыми входами (i+1)-го, (j+1)-го мажоритарных элементов и первым настроечным входом логического преобразователя, второй настроечный вход которого подключен к первому входу четвертого мажоритарного элемента, особенность заключается в том, что в него дополнительно введены четыре аналогичных упомянутым мажоритарных элемента, выходы второго, седьмого и r-го (r∈{9,11,12}) мажоритарных элементов соединены соответственно с третьими входами восьмого, третьего и (2×r-13)-го мажоритарных элементов, а выходы k-го (k∈{4,8,10}), пятого и первый вход восьмого мажоритарных элементов подключены соответственно к второму входу (k+1)-го мажоритарного элемента, выходу и второму настроечному входу логического преобразователя, первый настроечный вход которого соединен с первыми входами пятого, седьмого, девятого и одиннадцатого мажоритарных элементов.

На чертеже представлена схема предлагаемого логического преобразователя.

Логический преобразователь содержит мажоритарные элементы 1₁, …, 1₁₂, которые имеют по три входа, причем выходы элементов 1_р , 1_g и 1₁₀ соединены соответственно с вторыми входами элементов 1_р+1, 1_g+1 и 1₁₁, а выходы элементов 1₂, 1₇, 1_r (r∈{9,11,12}) и 1₅ подключены соответственно к третьим входам элементов 1₈, 1₃, 1_2×r-13 и выходу логического преобразователя, первый и второй настроечные входы которого соединены соответственно с объединенными первыми входами элементов 1₁, 1₂, 1₃, 1₅, 1₆, 1₇, 1₉, 1₁₁ и объединенными первыми входами элементов 1₄, 1₈.

Работа предлагаемого логического преобразователя осуществляется следующим образом. На его первом, втором настроечных входах фиксируются соответственно необходимые сигналы ƒ₁,ƒ₂∈{0,1} константной настройки. На второй вход элемента 1₁, первый вход элемента 1₁₀; третий вход элемента 1₁, второй вход элемента 1₁₀; третьи входы элементов 1₂, 1₁₀; второй вход элемента 1₆, первый вход элемента 1₁₂; третий вход элемента 1₆, второй вход элемента 1₁₂; третьи входы элементов 1₇, 1₁₂; третий вход элемента 1₄ подаются соответственно подлежащие обработке двоичные сигналы х₁; х₂; х₃; х₄; х₅; х₆; х₇ (х₁, …, х₇∈{0,1}). На выходе мажоритарного элемента 1_m имеем , где и ∨, • есть соответственно сигналы на его первом, втором, третьем входах и символы операций ИЛИ, И. Следовательно, сигнал на выходе элемента 1₅ определяется выражением

в котором . Таким образом, на выходе предлагаемого логического преобразователя получим

где τ₁, τ₂, τ₆, τ₇ есть простые симметричные булевы функции семи аргументов х₁, …, х₇ (см. стр. 126 в книге Поспелов Д.А. Логические методы анализа и синтеза схем. М.: Энергия, 1974 г.). При этом максимальное время задержки распространения сигнала в указанном преобразователе равно 5×Δt_M, где Δt_М - время задержки мажоритарного элемента.

Вышеизложенные сведения позволяют сделать вывод, что предлагаемый логический преобразователь обладает более широкими по сравнению с прототипом функциональными возможностями, так как с помощью константной настройки реализует любую из простых симметричных булевых функций τ₁, τ₂, τ_n-1, τ_n, зависящих от n аргументов - входных двоичных сигналов, при n=7, и предлагаемый логический преобразователь имеет быстродействие прототипа.

Логический преобразователь, предназначенный для реализации простых симметричных булевых функций, содержащий восемь мажоритарных элементов, которые имеют по три входа, причем выходы i-го (), j-го () и первые входы i-го, шестого мажоритарных элементов соединены соответственно со вторыми входами (i+1)-го, (j+1)-го мажоритарных элементов и первым настроечным входом логического преобразователя, второй настроечный вход которого подключен к первому входу четвертого мажоритарного элемента, отличающийся тем, что в него дополнительно введены четыре аналогичных упомянутым мажоритарных элемента, выходы второго, седьмого и r-го (r∈{9,11,12}) мажоритарных элементов соединены соответственно с третьими входами восьмого, третьего и (2×r-13)-го мажоритарных элементов, а выходы k-го (k∈{4,8,10}), пятого и первый вход восьмого мажоритарных элементов подключены соответственно ко второму входу (k+1)-го мажоритарного элемента, выходу и второму настроечному входу логического преобразователя, первый настроечный вход которого соединен с первыми входами пятого, седьмого, девятого и одиннадцатого мажоритарных элементов.