Устройство для последовательного выделения«единиц»

Авторы патента:

H03M7/04 - в двоичной системе счисления

ОПИСАНИЕ 278215

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик

Зависимое от авт. свидетельства Хо

Заявлено 08.1V.1969 (№ 1320472/18-24) Кл. 42птз, 5/02 с присоединением заявки №

Приоритет

МПК G 06f 5/02

Комитет по делам изобретений и открытий при Совете Министров

СССР (тпубликовано 05. /111.1970. Бюллетень ¹ 25 УДК 681.325. (. )

Дата опубликования описания 5.XI.1970

Авторы изобретения -1- 1:- 1Ож, 1, j$ кАтентщ

Т ХИт Д,,1,, " ;.

М. С. Белков, E. А. Братальский и Р. В. Тве1тицки

Заявитель

УСТРОЙСТВО ДЛЯ ПОСЛЕДОВАТЕЛЬНОГО ВЫДЕЛЕНИЯ

«ЕДИНИЦ» В ЗАДАННОМ ПОРЯДКЕ ИЗ п.-РАЗРЯДНОГО

ДВОИЧНОГО КОДА

Предмет изобретения

Изобретение относится к области автоматики и вычислительной техники и предназначено для ассоциативных запоминающих устройств и схем приоритета.

Известны устройства для последовательного выделения «единиц» в заданном порядке из п-разрядного двоичного кода, содержащие два последовательно соединенных регистра, блок выделения «единиц» и блок исключения выделенных «единиц».

Предложенное устройство отличается тем, что в нем узел выделения «единиц» выполнен с дополнительными входами для запрета выделенных «единиц», присоединенными к узлу исключения выделенных «единиц», а информационные входы служат для подачи исходного кода; между входом регистра и выходом узла выделения установлен преобразователь номера разряда выделенной «единицы» в двоичный код, на выходе регистра установлен дешифратор двоичного кода, выходы которого соединены со входами узла исключения выделенных

«единиц», выполненного в виде шифратора запрета, вырабатывающего «нули» в обработанных разрядах и «единицы» в остальных разрядах, Это позволяет сократить количество оборудования в устройстве.

Схема устройства изображена на чертеже.

Устройство содержит блок выделения «единиц» с шифратором запрета обработанных разрядов 1, блок кодирования номера разряда выделенной «единицы» 2; регистры хранения

8 и 4 этого кода, дешифратор 5 двоичного кода номера разряда выделенной единицы.

Устройство работает следующим образом.

Перед началом работы производится начальное гашение регистров 8 и 4, затем на

10 вход 6 поступает исходный двоичный код.

Работа устройства делится на такты, в каждом из которых происходит выделение очередной «единицы». В каждом такте блок 1 выделяет очередную, (в данном примере левую)

15 «единицу» исходного кода. Блок 2 кодирует выделенную «единицу» двоичным кодом, который принимается в регистр 8, а затем в регистр 4. Прием в регистры 8 и 4 производится при подаче импульсов приема на шины 7 и 8.

20 Блок 5 дешифрирует код, хранящийся в регистре 4. Шифратор запрета запрещает последующее, выделение закодированной «единицы» и всех выделенных в предыдущих тактах (в данном примере более левых) «единиц».

Устройство для последовательного выделения «единиц» в заданном порядке из п-раз30 рядного двоичного кода в виде п-разрядного

278215 кода, состоящего из выделенной «единицы» и

«нулей», содержащее два последовательно соединенных регистра, выполненный с информационными входами блок выделения «единиц» и блок исключения выделенных «единиц», отличаюи1ееся тем, что, с целью экономии оборудования, блок выделения «единиц» выполнен с дополнительными входами для запрета выделенных «единиц», присоединенными к выходам блока исключения, а информационные входы служат для подачи исходного двоично("оставптель А. В. Вейц

Техред А. А. Каммшннкова Корректор О. И. Усова

Редактор Л. А. Утехина

Заказ 3207,9 Тираж 480 Подписное

ЦНИИПИ Комитета по делам изобретений и открытий при Совете Министров СССР

Москва, Ж-35, Раушская паб., д. 4!5

Типография, пр. Сапунова, 2

1 (-I

1 ! ( (I (I (1

1 го кода; между входами первого регистра Й выходами блока выделения «единиц» установлен преобразователь номера выделенной «единицы» в двоичный код; на входе второго регистра установлен дешифратор двоичного кода номера разряда выделенной «единицы», выходы которого соединены со входами блока исключения, выполненного в виде шифратора запрета, вырабатывающего и-разрядный код, 10 содержащий «нули» в обработанных разрядах и «единицы» в остальных разрядах.

Устройство для последовательного выделения«единиц»

Устройство для декодирования арифметических двоичных кодов // 263274

Устройство для перекодирования двоичного кода с постоянным весом в полный двоичный код // 260963

Ьлтект-ш- .j;,'т-л:^н';ескля ^^ i 5i:d;;-iott:^:-iа. а. давыдов // 259473

Устройство цикловой синхронизации в системах // 236513

Устройство для преобразования /г-3,начного двоичного кода в р-значный двоичный код // 220630

Устройство для преобразования v-кода в двоичнб1й код // 217062

Патент 206902 // 206902

Устройство для перекодирования двоичного кода // 204020

Устройство для интегрирования функций в двоично-десятичном циклическом коде // 203321

Кодирующий времяимпульсный преобразователь // 2141721

Изобретение относится к автоматике и вычислительной технике и может быть использовано для обработки сигналов, представленных в кодовой и широтно-импульсной формах

Времяимпульсный квадратичный преобразователь // 2149449

Изобретение относится к аналоговым вычислительным устройствам и может быть использовано для возведения значения сигнала в степень

Устройство для декодирования двоичных кодов хемминга // 2161369

Изобретение относится к автоматике и вычислительной технике и может быть использовано в аппаратуре передачи данных по каналу с помехами

Способ формирования преобразованных аргументов аналоговых сигналов (0j)i и (0j+1)i сквозного параллельного переноса f( ) для преобразования позиционно-знаковых аргументов аналоговых сигналов ±[nj]f(+/-) в условной "i" зоне минимизации и функциональная структура для его реализации (варианты) // 2420868

Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств и выполнении арифметических операций суммирования и вычитания в позиционно-знаковых кодах

Способ формирования сквозного последовательного переноса в процедуре логического дифференцирования d/dn позиционных аргументов [mj]f(2n) с учетом их знака для формирования позиционно-знаковой структуры ±[mj]f(+/-)min с минимизированным числом активных в ней аргументов (варианты) // 2420869

Способ активизации аргумента (0j+1 )i аналогового сигнала условно «j+1» разряда и аргумента (0j )i аналогового сигнала условно «j» разряда сквозного последовательного переноса f1,2( )±0 для преобразования структуры позиционно-знаковых аргументов ±[nj]f(+/-) аналоговых сигналов в условной «i» «зоне минимизации» в минимизированную позиционно-знаковую структуру ±[nj]f(+/-)min аналоговых сигналов и функциональная структура для его реализации (варианты русской логики) // 2425441

Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств и выполнения арифметических операций суммирования и вычитания в позиционно-знаковых кодах

Функциональная структура процедуры логического дифференцирования d/dn позиционных аргументов [mj]f(2n) с учетом их знака m(±) для формирования позиционно-знаковой структуры ±[mj]f(+/-)min с минимизированным числом активных в ней аргументов (варианты) // 2428738

Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств в позиционно-знаковых кодах

Функциональная структура процедуры преобразования позиционных условно отрицательных аргументов «-»[ni]f(2n) в структуру аргументов "дополнительный код" позиционно-знакового формата с применением арифметических аксиом троичной системы счисления f(+1,0,-1) (варианты) // 2429564

Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств для выполнения арифметических процедур суммирования позиционных аргументов [ni]f(2n) и [mi]f(2n )

Функциональная структура логико-динамического процесса преобразования позиционных условно отрицательных аргументов «-»[ni]f(2n) в структуру аргументов "дополнительный код" позиционно-знакового формата с применением арифметических аксиом троичной системы счисления f(+1,0,-1) (варианты) // 2429565

Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств и выполнения арифметических процедур суммирования позиционных аргументов «-»[ni]f(2 ) и «+»[mi]f(2 ) с разными знаками

Функциональная структура преобразователя позиционно-знаковых структур аргументов аналоговых сигналов «±»[ni]f(-1\+1,0, +1) "дополнительный код" в позиционную структуру условно отрицательных аргументов аналоговых сигналов «-»[ni]f(2n) с применением арифметических аксиом троичной системы счисления f(+1,0,-1) (варианты) // 2443052

Изобретение относится к вычислительной технике и может быть использовано в системах контроля и управления в совокупности с арифметическими устройствами, которые реализуют различные арифметические процедуры над аргументами, имеющие позиционно-знаковую структуру аргументов аналоговых сигналов «±»[n i]f(-1\+1,0, +1) «дополнительный код», которая должна быть преобразована посредством функциональной структуры ЦАП в аналоговый сигнал управления «±»Ukf([mi ])