Устройство для умножения

 

35756!

ОП ИСАН ИЕ

ИЗОБРЕТЕНИЯ

К АВТОв СКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик

Зависимое от авт. свидетельства Мо

Заявлено 23.V1.1970 (№ 1455816/18-24) с присоединением заявки Ме

Приоритет

Опубликовано 31.Х.1972. Бюллетень Ме 33

Дата опубликования описания 13.XI I.1972

М. Кл. С 061 7/39

Комитет по делам изобретений и открытий при Совете Министров

СССР

УДК 681.325.5(088.8) Авторы изобретения

Е. Б. Гиляровская, А. Ф. Дряпак и Н. В. Неустроев

Заявитель

УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ

Изобретение относится к области вычислительной техники и может быть использовано в арифметических устройствах цифровых вычислительных машин.

Известно устройство умножения чисел в

ЦВМ, основанное на запоминании цифр переноса и выполненное со сдвигом частичных воспроизведений вправо на один разряд, с анализом множителя, начиная с младших разрядов, и сохранением младшей части произведения в регистре множителя.

В известном устройстве умножение на два разряда множителя одновремвнно невозможно, т. е. быстродействие устройства не оптимально.

Цель изобретения — повышение быстродействия устройства.

Цель достигается за счет того, что предлагаемое устройство дополнительно содержит триггер запоминания, сумматор содержит два дополнительных младших разряда и один дополнительный старший разряд, регистр переносов содержит два дополнительных .младших разряда, выход переноса первого дополнительного младшего разряда сумматора соединен с входом младшего разряда регистра переносов, выход переноса второго дополнительного младшего разряда сумматора соединен с первым входом первого дополнительного младшего разряда сумматора, выходы сумм дополнительных младших разрядов сумматора подключены к соответствующим входам старших разрядов регистра множителя, выходы дополнительных младших разрядов регистра переносов соединены соответственно со вторыми входами дополнительных младших разрядов сумматора, третьи входы которых соединены соответственно с выходами младших разрядов регистра частичных произведений, выход

10 логической схемы преобразования множимого соединен с первым входом второго дополнительного младшего разряда сумматора и через триггер запоминания — с входами старшего и дополнительного старшего разрядов сум15 матора.

На чертеже представлена блок-схема предлагаемого устройства для выполнения умножения на два разряда множителя.

Устройство содержит регистр 1 мпожимого, 20 сумматор 2, сдвигающий регистр 8 частичных произведений, регистр 4 .переносов, сдвитающий регистр 5 множителя, логическую схему 6 преобразования множимого, триггер 7 для запоминания передачи множимого в обратном

25 коде.

Выход регистра множимого подключен к одному из входов сумматора 2, выход регистра переносов подключен ко второму входу сумматора, третий вход сумматора соединен

30 с регистром частичных ттпоизведений, выход

357561 сумм по модулю 2 сумматора, за исключением двух дополнительных справа разрядов, соединен со входом регистра 8 частичных произведений, выходы двух дополнительных справа разрядов сумматора подключены к входам старших разрядов регистра 5 множителя, выход переноса сумматора соединен с регистром 4 переносов со сдвигом на один разряд вправо, выход логической схемы преобразования множимого подключен к младшему из дополнительных справа разрядов сумматора и ко входу триггера 7 запоминания обратного кода, выход которого соединен со входами двух дополнительных слева разрядов сумматора.

Устройство работает следующим образом.

В исходном состоянии в регистре хранится множимое, в регистре 5 — множитель.

В каждом такте умножения производится прямая или инверсная, либо прямая со сдвигом на один разряд влево передача множимого на один из входов сумматора, либо множимое совсем не передается. Вид передачи множимого зависит от результата анализа двух очередных младших цифр множителя, производимого в логической схеме преобразования множителя (не показана).

На второй из входов сумматора поступает частичное, произведение с выхода регистра 3, полученное и сдвинутое на два разряда вправо в предыдущем такте умножения.

На третий вход сумматора поступают переносы из регистра 4, записанные в него непосредственно с выхода сумматора со сдвигом на один разряд вправо.

Получающаяся в каждом такте умножения сумма по модулю 2 с выхода сумматора записывается в регистр 8 частичных произведений, а поразрядные переносы с выходов IIepesIoca сумматора — в регистр 4 переносов. При этом два дополнительных справа разряда сумматора работают с последовательно включенным переносом.

Преобразование множимого при передаче его в обратном, коде производится в следующем такте умножения. В младший из дополнительных справа разрядов сумматора из логической схемы б преобразования множимого записывается единица, преобразующая обратный код в дополнительный. Единицы записываются также в дополнительный слева разряд сумматора и в старший разряд основной разоядной сетки. Подача единиц в эти два разряда сумматора сохраняется во всех последующих тактах, независи vIo от вида передач множимого на сумматор. Это о существляет триг5

З0

55 гер 7 запоминания передач множимого в обратном коде.

Получающиеся в каждом такте умножения два разряда произведения сдвигаются в два старших разряда регистра 5 множителя. Эти разряды в предыдущем такте были освобождены при сдвиге множителя в регистре 5 на два разряда вправо, выполняемом одновременно с суммированием множимого, частичного произведения и переносов.

Умножение на всю разрядную сетку множии теля происходит за — тактов,где и — число г разрядов множителя, при этом последний такт суммирования производится со всеми сквозными переносами.

Предмет изобретения

Устройство для умножения, содержащее сумматор, регистры множимого, м ножителя, переносов и частичных произведений и логическую схему преобразования множимого, причем выход регистра множимого соединен с первым .входом сумматора, выход переноса соединен с входом регистра переносов, а выход суммы — с входом регистра частичных произведений, выход которого подключен к второму входу сумматора, а выход регистра переносов — к третьему входу, отличающееся тем, что, с целью повышения быстродействия, оно дополнительно содержит триггер запоминания, сумматор содержит два дополнительных младших разряда и один дополнительный старший разряд, регистр переносов содержит два дополнительных младших разряда, выход переноса первого дополнительного младшего разряда сумматора соединен с входом младшего разряда регистра переносов, выход переноса второго дополнительного младшего разряда сумматора соединен с первым входом первого дополнительного младшего разряда сумматора, выходы сумм дополнительных младших разрядов сумматора подключены к соответствующим входам старших разрядов регистра множителя, выходы дополнительных младших разрядов регистра переносов соединены соответственно со вторыми входами дополнительных младших разрядов сумматора, третьи .входы которых соединены соответственно с выходами младших разрядов регистра частичных произведений, выход логической схемы преобразования множимого соединен с первым входом второго дополнительного младшего разряда сумматора и через триггер запоминания — с входами старшего и дополнительного старшего разрядов сумматора.

357561

Редактор И. Орлова

Заказ 3946/14 Изд. Ко 1634 Тираж 406 Подписное

ЦНИИПИ Комитета по делам изобретений и открытий при Совете Министров СССР

Москва, Ж-35, Раушская наб., д. 4/5

Типография, пр. Сапунова, 2

Составитель В. Бакулин

Техред Л. Куклина

Корректоры: Е. Сапунова и О. Тюрина