Биьлио':

 

Союз Советскпк

Социалистические

Республик

Зависимое от авт. свидетельства №

Заявлено 26.V.1971 (№ 1664625/18-24) М, Кл. С 06f 7/50 с присоединением заявки №

Приоритет

Опубликовано 21 V1.1973. Бюллетень № 27

Дата опубликования описания 28.IX.1973

Комитет по делщ изабретеиий и открытий при Совете Мииистрев

СССР

УДК, 681.325.54(088.8) к

С. И. Баранов, Б. В. Морозов и Б. И. Рувински . 1

Авторы изобретения

Заявитель

ПОСЛЕДОВАТЕЛЬНЫЙ ДВОИЧНО-ДЕСЯТИЧНЫЙ

СУММАТОР-ВЫЧ ИТАТЕЛЬ

Изобретение относится к вычислительной технике и предназначено для алгебраического суммирования двоично-десятичных кодов.

Известен последовательный двоично-десятичный сумматор-вычитатель, содержащий два сумматора со схемами формирования переноса, формирователь инверсного кода, четырехразрядный регистр сдвига, схему коррекции с триггером коррекции. Однако сигнал, подаваемый на вход триггера кор!рекции, формируется с IIOMOIllbIo многокаскадной логической схемы, вносящей задержку.

Предлагаемое устройство отличается тем, что выход схемы формирования переноса первого сумматора соединен со входом триггера коррекции, прямой и инверсный выходы которого соединены со входами соответствуюцеих элементов «И» схемы коррекции, соединенных по,входам с управляющими шинами

«сложение» и «вычитание» и с выходами соответствующих элементов «ИЛИ», входы которых соединены с синхронизирующими входами устройства, выходы элементов «И» через элемент «ИЛИ» соединены со входом второго сумматора.

Это позволяет упростить устройство и повысить его быстродействие.

На чертеже изображена схема предлагаемого сумматора-вычитателя.

Устройство содержит входы 1 и 2 для подачи слагаемых, управляющие шины «сложение» 8 и «вычитание» 4, синхронизирующие входы 5 — 8 для подачи сдвинутых относительсно друг друга синхроимпульсов А, В, С и ип5 версного синхроимпульса А соответственно, формирователь 9 инверсного кода, выпо1ченный на элементах «И» 10 и 11, «ИЛИ» 12, «НЕ» 13, сумматор 14 со схемой формирования переноса на элементах «ИЛИ» 15 н 16, 10 «И» 17 и триггере 18 переноса, четырехраз рядный регистр 19 сдвига, сумматор 20 со схемой формирования переноса на элементе

«И» 21 и триггере 22 переноса, схему 28 коррекции на элементах «И» 24 и 25, «ИЛИ» 26, 15 27, 28; триггер 29 коррекции, содержащий собственно триггер 80, элементы «И» 31, 32, «НЕ» 88; выход 84.

Два числа в последовательном коде поступают на входы 1 и 2. При выполнении сложе20 ния на управляющей шине 8 устанавливается уровень «1», а прои выполнении вычитания уровень «1» устанавливается на управляющей шине 4. Нескорректированное значение двоично-десятичной тетрады, полученное на

25 выходе сумматора 14, заносится в регистр 19 сдвига. Сигнал переноса, сформированный схемой переноса сумматора 14, записывается в триггер 29 коррекции синхронмпульсом А, возникающим на входе 6 в момент окончания

30 сложения одной двоично-десятичной тетрады.

387364

Составитель В. Игнатущеико

Редактор 3. Твердохлебова Техред T. Курилко Корректор С. Сатагулова

Заказ 2634 !О Изд. № 733 Тираж 647 Подписное

ЦИНИПИ Комитета по делам изобретений и открытий прп Совете Министров СССР

Москва, Ж-35, Раушская наб., д. 4,5

Типография, пр. Сапунова, 2

Прямой выход приггера 80 соединен с элементом «И» 25, на выходе которого формируется корректирующий код в случае выполнения операции сложения, так как второй вход этого элемента соединен с управляющей шиной о, а его третий вход соед;шен с выходом элемента «ИЛИ» 28, реализующего функцию

CvB, что соответствует последовательному двоично-десятичному коду 0110 (+6) . Инверсный выход триггера 80 соединен с элементом «И» 24, на выходе которого формируется последовательный кор ректирующнй код

1010 (†) при выполнении операции вычитания, так как на этом элементе реализуется функция CvA.

Выходные сигналы элементов «И» 25 и 24 подаются на входы элемента «ИЛИ» 27, t,à выходе которого формируется корректирующий код (+б) или (— б). Выходной сигнал элемента «ИЛИ» 27 подается на вход сумматора 20. Скорректированный двоично-десятичный код выдается на выход 84.

Предмет изобретения

Последовательный двоично-десятичный сумматор-вычитатель, содержащий первый и второй сумматоры со схемами формирования переноса, формирователь инверсного кода, выход которого соединен со входом первого сумматора, с выходом суммы которого соеди5 нен вход четырехразрядного регистра сдвига, вход второго сумматора соединен с выходом четырехразрядного;регистра сдвига, с другими выходами которого соединены входы схе1bI формирования переноса первого суммато10 ра, схему коррекции, выполненную на элементах «И» и «ИЛИ», с триггером коррекции, итличаюш,айся тем, что, с целью упрощения устройства и повышения его быстродействия, выход схемы форми рования переноса первого

15 сумматора соединен со входом триггера коррекции, прямой и инверсный выходы которого соединены со входами соответствующих элементов «И» схемы коррекции, соединенных по входам с управляющими шинами «сло20 жение» и «вычитание» и с выходами соответствующих элементов «ИЛИ», входы которых ссединены с синхронизирующими входами устройства, выходы элементов «И» через элемент

«ИЛИ» соединены со входом второго сумма25 тора.