Патент ссср 407306

 

Б, Яетеит. -4 ь-» @и, „" - -есин. лнотек.- т й

Союз Советских

Социалистических

Республик

ОП ИСАНИЕ

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

За впсимое от авт. свидетельства №вЂ”

Заявлено 11.Ill.1971 (№ 1635890/18-24) .Ч.1(л. С 06f 7/38 с прпсоадиненисм заявки ¹â€”

Государственный комитет

Совета Министров СССР по делам изобретений и атнрь тнй

Приор;ITcT—

УДК 681.325.5 (088.8) Опубликовано 21.Xl.1973. Бюллетень ¹ 46

Дата опубликования описания ll.Х!1.1974 г.

Авторы изобретения

Б. И. Панферов, Б. Я. Фельдман, Ю. В. Птенцов, Л. П. Бондаренко и О. М. Кулинченко

Заявитель

Институт электронных управляющих машин

АРИФМЕТИЧЕСКОЕ ДЕСЯТИ Ч НОЕ УСТРОЙСТВО

Изобретение относится к вьгчислительной технике.

Известно арифметическое десятичное устройство, содержащее;сдв.гговый регистр, соединенный с блоком динамической циркуляцио нной памяти, и одноразрядный сумматор-вычитатель.

Известное устройство обладает сравнительно .низким быстродействием.

Предложенное устройство отличается тем, сто оно содержит схемы сравнения и комутацин, причем первые входы схем сравнения и коммутации соединены с,выходом блока циркуляцпонной памяти, вторые пх входы соединены с выходом с двигового регистра, выход схемы сравнения соединен с третьим входом схемы коммутации, первый .и второй выходы которой соединены со входамп сумматора-вычитателя, выход которого подключен ко входам блока циркуляцпонной памяти и сдвиго- 20 вого регистра.

Это позволяет повысить быстродействие устройства.

Схема предло>кен ного арифметического де- 25 сятпчного устройства с динамической памятью приведена на черте>ке п содержит блок 1 динамической циркуляционной памяти, сдвиговый регистр 2 для хранения одной десятичной цифры, схему коммутации 8, схему Зо сравнения 4, сумматор-вычптатель 5, цепь 6 подачи корректирующего кода.

Выход блока 1 динамической памяти подсоединен к первым входам сдвпгового регистра 2, схемы комм„8, схемы сравнения 4 и собственному первому входу. Блок 1 служит для хранения операндов и результатов вычислен.ий.

Выход сдвигового регистра 2 соединен соответственно со вторымп входамп схемы сравнения 4, схемы комм„8 и .блока 1 динамической памяти. Регистр 2 служит для задержки информационного пакета блока 1 и для хранения одной десятичной цифры.

Первыи выход схемы коммутации 8 соединен с первым в одом сумматора-вычптателя 5,,второй ее выход соединен со вторым входом сумматора-вычптателя.

Схема коммутации 8 входов операндов служпт для переключения подачи на первый и второй входы сумматора-вычиTàòåëÿ 5 складываемых операндов в за|висимости от пх величины при операции вычитания так, что всегда производится,вычитание из большего числа меньшего п отпадает необходимость обращать один из олерандов в дополнительный код.

Вы од сумматора-вычитателя 5 соедпнеч соответственно со вторым:входом сдвпгового регистра 2 и третьим входом блока I; на тре407306

65 тий вход сумматора-вычитателя подключена цепь б,корректирующего кода. Сумматор-вычитатель 5:последовательного ти|па служит для .сложения или вычитания поразрядно двух операндов.

Выход схемы сравнения 4 операндов соединен с третьим входом схемы коммутации 8.

Схема сравнения 4 служит для определения большего из операндов прп операциях вычитания и деления, а также (прп о перации деления для сравнения частичного делимого с удвоенным делителем.

Предлагаемое устройство позволяет производить аперации алгебраического вычитания и деления без обращения числа е дополнительный код. Это оказалось возможным благодаря точу, что при операции алгебраического |вычитания проиоходит сравнение аперандов на схеме сравнения и выдается сигнал на схему коммутации, .которая всегда устанавливает сумматор вычитатель в режим вычитания из:большего числа меньшего, при этом результату присваивается знак большего числа.

После предварительной установки (как в известных;прототипах) операнда-делимого относительно апер аида-,делителя начинается собственно, процесс деления.

В предлагаемом устройстве,,в отличие от известных прототипов, в каждом ша ге вычитания происходит вычитание делителя,в прямом коде.и, кроме тото, в этом же шаге происходит сра|внение частпчнаго делимого с удвоенным, делителем. Прн этом, если частичное делимое больше или равно удвоенному значению делителя, то разрешается следующий шаг вычитания и прибавляется единица к цифре данного разряда частного. Если окажется, что частичное делимое меньше удвоенного делителя, то происходит прибавление единицы х цифре данного разряда частного и сдвиг, влево,делимого;на один разряд относительно делителя и начинается накопление следующей цифры частного оаисанным выш способом и так далее.

Сказанное иллюстрируется следующим лрпмером:

8:3=2,6

8 (сравнение)

3 8)2о 3 Удвоенный делитель равен

2 3

5(2 3 Старшая цпфра частного

5 Π— ра вна 1+1=2

20 Сдвиг по признаку, что 5(!2 3

3 20)2 3

17 17)2 3 Следующая цифра частного равна 1+1+1+...

14 14) 2 3

Из сказанного, видно, что,в предлагаемом арифметическом устройстве сокращается tBpeмя вы полнения операции вычитания, так как не надо обращать один из операндов в допол5 нительный код, и еще более сокращается время вы полнения деления, так как не нужно дважды в каждом разряде при восстановлении частичного делимого (как в прототипах) обращать о пера нд в дололнительный код. до Кроме таго, в целом в машине, по сравнению с прототипом, уменьшается оборудование за счет отсутствия цепей в АУ .и УУ машины, связанных с преобразованием операндов в до полнительный код.

15 Предлагаемое арифметическое устройство работает следующим образом.

С1пер ация;вычитания.

Сумматор вычитатель построен таким образом, что при операциях !BIIчитания и деле20 ния больший из о перандов подается на !IIepвый его вход, на:второй вход — меньший.

Перед началом вычитания происходит сравнение:величин олерандов, поступающих на схему сравнения 4 с выхода сдвпгового регистра 2 (задержанный ранее вышедший из динамиче ского накопителя первый о перанд) и с выхода блока 1 (второй операнд) и запоминается регистр, в котором находится больший из операндов. Когда начинается вычитание, схема коммутации подключает тот регистр накопителя, в котором находится больший из операндов, к первому входу сумматора- вычитателя. Знак разности определяется знаком большего из операндо в.

Операция деления.

На один из входов схемы коммутации поступает со; на другой ее вход с .выхода накапителя — делимое (частичное делимое); схема коммутации при операции деления подключает к первому входу сумматора-вычитателя регистр, Ia котором находится делимое (частичное делимое), ко второму входу сумматора- вычитателя—

45 регистр, в котором находится делитель. Одновременно на один из вхадов схемы сравнения подается с выхода накопителя частичное делимое, на другой вход схемы сравнения со сдвигового регистра подается удвоенное значение делителя и происходит сравнение. Если делимое (частичное делимое) больше или равно уд|военному значению делителя, то прибавляется единица к цифре данного .разряда частного (накопление цифры данного разряда частного), и на сумматоре-вычитателе происходит вычитание,из делимого (частичного делимого) делителя. Получившийся остаток вновь срав нивается на схеме сравнения с удвоен ным значением делителя и, если остаток оказался меньше, то на сумматоре-вычитателе происходит очередное вычитание из остатка делителя:и прибавление единицы к цифре данного разряда частного, а затем вновь получившийся остаток сдвигается на разряд влево отHocIITcJI6Ho делителя и начинается накопление

407306

Предмет изобретения

Составитель И. Горелова

Техред Е. Борисова

Корректор А Степанова

Редактор Б. панкина

Изд. Уо 1066 Тираж 635 Подписное

ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

Москва, К-35, Раушская наб., д. 4/5

:>аказ 987

Оол. тип. Костромского управления издательств, полиграфии и книжной торгозл цифры следующего разряда частного аналогично описанному выше.

Лрифметическое десятичное устройство, содержащее сдвиговый регистр, соединенный с олоком динамической циркуляционной памяти, и одноразрядный сумматор-.вычитатель, отли1аюи ееся тем, что, с целью увеличения быстродействия, оно содержит схему сравнения и схему коммутации, причем первые входы схем сравнения и коммутации соединены с выходом блока циркуляционной памяти, вторые их входы соединены с выходом сдвигового регистра, выход схемы сравнения соединен с третьим входом схемы коммутации, первый и второй выходы которой соединены со входами сумматора-вычитателя, выход которого подключен ко входам блока циркуляционной памяти и

1р сдвигового регистра.