Устройство для программного сопряжения электронных вычислительных машин

 

Союз Советских

Социалистических

Республик (ti) 641434 (61) Дополнительное к авт. саид-ву (22) Заявлено 12.07.76 (21) 2384734/24 с присоединением заявки № (23) Приоритет (51) М. Кл.

QO6 F 3/04

GO6 F 15/16

Государственный комитет

СССР

Ао делам нзооретеннй н открытнй

Опубликовано05.01.79.Бюллетень № 1

Дата опубликования описания 07.01.79 (53) УДК 681.323 (088.8) B. А; Кривего, М. И. Бродовсхий, А. К. Барыш

В. И. Узннский, В. А. Поляков и Г. И. Ивлев (72) Авторы изобретения (71) Заявитель (54) УСТРОЙСТВО ДЛЯ ПРОГРАММНОГО СОПРЯЖЕНИЯ

ЭЛЕКТРОННЫХ ВЫЧИСЛИТЕЛЬНЫХ МАШИН

Изобретение относится к области вычислительной техники и может быть использовано для сопряжения электронных вычислительных машин (ЭВМ) в многомашинных вычислительных центрах.

Известно устройство эмуляции одной вычислительной машины на другую, содержащее блок оперативной памяти, блок постоянного запоминающего устройства, блок дешифрации команд и блоки синхронизации (Ц

Недостатком этого устройства является малая пропускная способность. 30

Наиболее близким по сущности техническим решением к jfcfHHOMy является устройство (2), содержащее блок селекции, блок синхронизации, блок оперативной памяти и блок буферной памяти, причем первый, второй, третий и четвертый выходы блока селекции соответственно подключены к первому, второму, третьему и четвертому входам блока синхронизации, пятый и шестой входы которого подключены соответственно к первому и второму входам блока селек- га ции, информационному и управляющему входам устройства, первый и второй выходы блока синхронизации соединены соответственно с адресным входом блока оператнв2 ной памяти и первым входом блока буферной памяти, первый выход которого подключен к информационному входу блока оперативной памяти.

Недостатками этого устройства являются большая трудоемкость подготовки данных и программ и низкое быстродействие, вследствие ограниченных функциональных возможностей устройства.

Целью изобретения является расширение функциональных возможностей путем выполнения операций по преобразованию форматов числовой и командной информации.

Цель достигается тем, что в устройство введены блок преобразования числовой информации и блок преобразования командной информации, первые входы которых соединены со вторым выходом блока буферной памяти, а выходы соединены соответственно со вторым и третьим входами блока буферной памяти, второй вход блока преобразования числовой информации подключен к пятому выходу блока селекции, шестой выход которого связан со вторым входом блока преобразования командной информации. Кроме того, блок преобразования чис64!434 ловой информации содержит дешифратор, первый и второй входы которого соединены соответственно с первым .и вторым входами блока, узел управления, соединенный первым входом с дешифратором, схему сравнения, соединенную первым выходом с третьим входом дешифратора и вторым входом узла управления, память констант, соединенную входом с первым выходом узла управления, а первым выходом — с первым входом схемы сравнения, второй вход которой подключен к первому входу блока, сумматор, подключенный тремя входами соответственно ко второму выходу схемы сравнения, второму выходу памяти констант и первому выходу узла управления, второй выход которого и выход сумматора подключены соответственно к входам группы элементов И, соединенной выходом с выходом блока. Кроме того, блок преобразования командной информации содержит:схему сравнения, узел управления, счетчик модификаторов, память команд н два элемента И, причем первый и второй входы схемы сравнения соединены соответственно с первым входом блока и первым выходом счетчйка модификаторов, второй выход которого соединен с первым входом первого элемента

И, выход схемы сравнения соединен со входом узла управления, первый и второй выходы которого подключены соответственно ко входу счетчика,модификаторов и второ.му входу первого элемента И, вход и выход памяти команд соединены соответственно с выходом первого. элемента И и первым входом второго элемента И, второй вход и выход которого подключен соответственно со вторым входом и выходом блока. Кроме того, блок селекции содержит дешифратор признака команд, дешифратор признака конца массива, дешифратор начального адреса и дешифратор признака числовой информации, первый и второй входы которых соединены соответственно с первым я вторым входом блока, два элемента ИДИ и два триггера, первые входы которых и четвертый выход блока подключены к выходу дешифратора признаков конца массива, второй вход первого триггера соединен с выходом первого элемента ИЛИ, а выход соединен с первым выходом блока, второй и третий выходы которбго подключены со0Тaexc semo к выходам второго триггера и второго элемента ИЛИ, первые входы элементов ИЛИ соединены с выходом дешифратора признака команд и шестым выходом блока, а их вторые входы подключены к выходу дешифратора признаков числовой информации и пятому входу блока, третий вход второго элемента ИЛИ и второй вход второго триггера связаны с выходом дешифратора начального адреса. Кроме того, блок синхронизации содержит элемент И я первую группу элементов И, первые входы которых соответственно соединены с первым и вторым входами блока, а выходы — с первым и вторым входами счетчика адреса, подключенного выходом к первому выходу блока, второй вход первого элемента И подключен к выходу счетчика, вход которого соединен с шестым входом блока н первым входом тактового распределителя, подключенного вторым и третьим входами соответственно к третьему и четвертому входам блока, выход тактового рас тределнгеля соединен с первым входом второй группы элементов И, второ "; нен со. вторым входом первой группы элементов И и пятым входом блока, третий вход первой группы элементов И соединен с первым вхо1» дом второй группы элементов И, выход которых связан со вторым выходом блока.

На чертеже представлена блок-схема устройства, содержащего: блок селекции 1 в составе дешифратора команд 2, дешнфра2О тора признака конца массива 3, дешифратора начального адреса 4, дешифратора признака информации 5, триггеров б и 7, элементов ИЛИ 8 и 9, блок синхронизации

10 в составе тактового распределителя 11, счетчика 12, элемента И 13,групп элемен 5 тов И 14, 15, счетчика адреса 16, блок оперативной памяти 17, блок буферной памяти 18, блок преобразования числовой информации 19, содержащий дешифратор

20, узел управления 21, схему сравнения

ЗО . 22 память констант 23, группу элементов

И 24, сумматор 25, блок преобразования командной информации 2б, содержащий схему сравнения 27, узел управления 28, счетчик модификаторов 29, элемент И 30, группу элементов И 31, память команд 32, вхои ды 33, 34, шины — 35, 36.

Устройство работает следующим образом.

Пусть, например, осуществляется сопряжение ЗВМ типов «Наири — 2» (ЭВМ вЂ” 1) и «Минск 222» (ЗВМ вЂ” 2). Работа начинается с авода начальной адресной информации с перфоленты, подготовленной на ЭВЫ вЂ” 1.

Порядок поступления информации следующий: перед массивом данных вводится кодовый сигнал начала адреса массива данных и формируется начальный гдрес массива командной информации.

После поступления признака командной информации производится побайтовый прием командной информации и пословное формирование команд с их последующим преобразованием в блоке преобразования командной информации 26.

По окончании приема адресной, командной и числовой информации выделяются признаки конца соответствующего массива, которые дешифрируются в блоке селекции 1.

Прием числовой информации в устройство производится аналогично, т. е, формируемый адрес массива данных выделяется в блоке селекции 1, ч синхронизируемый в блоке синхронизации 10, совместно с иобайт641434

49

55 но поступающим числовым массивом упаковывается в блоке буферной памяти 18 в форматы данных, а затем преобразуется блоком преобразования числово" информации

19 и через блок буферной памяти пересылается в блок оперативной памяти 17, в ячейки памяти (на чертеже не показаны), адреса которых формируются блоком синхронизации 10. Селекция, синхронизация и преобразование адресной числовой и командной информации производится следующим образом. Поступающий по магистрали ввода числовой и командной информации сигнал начала адреса массива данных, дешифрируется иа дешифраторе начального адреса

4, выходной сигнал которого производит установку в единичные состояния триггера 7, и первого разряда тактового распределителя 11. Триггер 7 по вторым входам отпирает элементы И первой группы 14 на время поступления начального адреса. Адресная информация, побайтно поступающая по входу 33, сопровождается синхроимпульсами по входу 34. Фазы поступления кодовой информации и стробирующих ее управляющих импульсов строго одинаковы.

Стробирующие синхроимпульсы производят сдвиг логической единицы по разрядам тактового распределителя 11, поочередно по третьим входам, открывая тем самым соответствующие элементы И первой группы 14, на первые входы которых побайтно поступает информация начального адреса. Значение начального адреса формируется в счетчике адреса 16, путем побайтной записи информации от группы элементов И 14. Кодовый признак конца массива расшифровывается на дешифраторе признака конца массива 3, выходной сигнал которого устанавливает триггер 6 в единичное состояние, разрешая тем самым прохождение синхроимпульсов от счетчика 12 на счетный вход счетчика адреса 16, через элемент И 13.

После приема начального адреса по входу 33 поступает признак команд или признак числовой информации, которые расшифровываются соответственно дешифратором признака команд 2 или дешифрагором признака числовой информации 5 и своими сигналами через элемент И сбрасывают в

«О» триггер 6. Прием и упаковка числовой н командной информации производится аналогично через блок синхронизации 10 в блоке буферной памяти 18. Разница лишь в том, что блок селекции, при этом, выделяет сигналы либо по шине 35 для командной информации, либо по шине 36 для числовой информации.

Процесс приема и упаковки числовой и командной информации заключается в следующем: информация, побайтно поступающая по магистрали данных, распределяется с помощью тактового распределителя и группы элементов И в блоке синхронизации, записывается в блок буферной памяти, представляеющей регистр памяти на триггерах.

Процесс распределения аналогичен распределению начальной адресной информации в счетчике адреса 18. Тактовый распределитель поочередно разрешает прохождение поступающей на вторые входы второй группы элементов И 15 информации на входы соответствующих разрядов блока буферной памяти. Разрядность тактового распределителя 11 и коэффициент деления счетчика 12 выбирается из учета разрядности блока буферной памяти н разрядности одновременно поступающей информации. Например, при разрядности 3ВМ 32 бита и побайтно (8 разрядов) постуг1ающей информации разрядность тактового распределителя

1ll равна (4 + 1) разрядов, а коэффициент деления счетчика 12 равен 4. После приема и формирования очередного слова в блоке буферной памяти счетчик 12 выделяет сигнал переполнения через элемент И 13 на счетчик 16, который суммирует его как единицу к начальному и последующим адресам, хранящимся на этом счетчике, которые определяют номер ячейки блока оперативной памяти, a,êîòoðóþ будет записана принятая и преобразованная информация.

Преобразование числовой н командной информации заключается в перекодировании форматов чисел и команд ЗВМ вЂ” 1 во внутренние форматы представления числовой и командной информации ЭБМ вЂ” -2.

По командам от узла управления 21 числовая информация с блока буферной памяти считывается в блок преобразования числовой информации 19, причем знак мантиссы и знак порядка числа считываются на соответствующие дешифраторы знака мантиссы и знака порядка, входящие в состав дешифpampa 19. Сигналы дешифрации знаков управляют работой дешифратора коррекции

20, который выделяет соотношение знаков . порядка и мантиссы числа, в зависимости от величины порядка числа, путем анализа его с константой, численно равной 77.

Формирование корректирующих констант в зависимости от знаков порядка числа и величины порядка показаны в таблицеСравнение поступающего порядка числа по шинам с константой 77, хранящейся в запоминающем блоке констант 23; производится на схеме сравнения 22. Дешифратор коррекции 20 совместно с блоком управления 21 н памятью констант 23 вырабатывают корректирующие константы, которые суммируются на сумматоре 25 и упаковываются на блоке буферной памяти 18 с помощью попеременно открывающихся группы элементов И 24.

Мантисса числа формируется через тот же сумматор 25 в дополнительйом коде.

641434

300

300

ЗОО

200

100

100

О00

Редактирование в блоке буферной памяти 18 форматов числа производится с помощью блока управления 21 и группы элементов И 24. Как уже указывалось, числовая информация размещается в блоке оперативной памяти 17 по адресам, указанным счетчиком адреса 16.

Устройство осуществляет покомандную интерпретацию программ ЭВМ вЂ” 1. Работа блока преобразования командной информации 26 начинается z выборки команды рабочей программы ЭВМ вЂ” 1 из буферного регистра 18 и последующего анализа выбранной команды на модификацию. Модификация определяет формат команды во внутреннем коде

ЭВМ вЂ” 1, в которой имеется семь модификаций команд. Для различия модификаций при анализе в устройстве каждой из них присвоена определенная величина (0, 1, 2,,3, 4, Ь, 6, 7}. Для формирования величины модификации к содержимому счетчика модификатора 29 прибавляется единица.

Таким образом, счетчик производит перебор всех модификаций, которые сравниваются на схеме сравнения 2? с поступающим модификатором на магистрали 33 и отыскивается необходимая.

Как только найдена соответствующая величина, т. е, устанбвлена модификация выбранной команды, управление передается в адрес памяти команд 32, где размещены

Форяула изобретения

1. Устройство для программного сопряжения электронных вычислительных машин, содержащее блок селекции, блок синхронизации, блок оперативной памяти и блок буферной памяти, причем первый, второй, третий и. четвертый выходы блока селекции команды переключательного списка модификаций, с помощью которых организуется управление группой элементов И 31, формирующих исполнительные адреса.

После формирования адресной части команды производится формирование кодов операции (КОП) всех команд.

Принцип работы формирования КОПа аналогичен, т. е. для различия КОПов каж10 дому из них присвоены величины, очередные значения которых формируются в счетчике модификаторов 29.

Схема начинает работать со сравнения выбранного КОПа с начальным содержанием счетчика модификаторов 29. Если сравнения нет, то к содержимому счетчика прибавляется единица и снова производится сравнение и т. д. Как только произошло сравнение, т, е. найден соответствующий

КОП, команда управления из узла управления 28 передается в соответствующую ячейку переключателщого списка команд памяти команд 32, моделирующих данную модификацию команд найденного КОПа, .а через ключ 31 — на выход блока.

Таким образом, применение специализированного устройства, которое обеспечивает преобразование форматов чисел и команд на стыке сопрягаемых ЭВМ, позволяет реализовать достоинства этих машин в едином комплексе. соответственно подключены к первому, второму, третьему и четвертому входам блока д синхронизации, пятый н шестой входы которого йодключены соответственно к первому и второму входам блока селекции и информационному и управляющему входам устройства, первый и второй выходы блока синхронизации соединены соответственно с адресн лм входом блока оперативной памяти и первым входом блока буферной памяти, первый вг»ход которого подключен к информационному входу блока оперативной 5 памяти, отличающееся тем, что, с целью расширения функциональных возможностей путем выполнения операций по преобразованию форматов и команд, в. устройство введены блок преобразования числовой ин1О формации и блок преобразования командной информации, первые входы которых соединены соответственно со вторым выходом блока буферной памяти, а выходы соединены соответственно со вторь1м и третьим входами блока буферной памяти, второй вход блока преобразования числовой информации подключен к пятому выходу блока селекции, шестой выход которого связан со вторым входом блока преобразования командной информации.

2. Устройство по п. 1, отличоющеесч о тем, что блок преобразования числовой информации содержит дешифратор, первый и вторОй входы которого соединены соответственно с первым и вторым входами блока, узел управления, соединенный первым входом с дешифратором, схему сравнения, соединенную первым выходом с TppTb«M Входом. дешифратора и вторым входом узла управления, память констант, соединенную входом с первым выходом узла управления, а первым выходом — с первым входом схемы сравнения, второй вход которой подключен к первому входу блока, сумматор, подключенный тремя входамп соответственно KG второму выходу схемы сравнения, второму выходу памяти констант и первому выходу узла управления, второй выход которого и выход сумматора подключены соответственно к входам группы элементов И, соединенной выходом с вь|ходом блока.

3. Устройство по п. 1, отличающееся тем, что блок преобразования кома»дион информации содержит схему сравнения, узел управления, счетчик модификаторов, память команд и два элемента И, причем первый и второй входы схемы сравнения соединены соответственно с первым входом блока и первым выходом счетчика модификаторов, второй выход которого соединен с первым входом первого элемента И, выход схемы сравнения соединен с входом узла управления, первый и второй выходы которого подключены соответственно ко входу счетчика модификаторов и второму входу первого элемента И, вход и выход памяти команд соединены соответственна с выходом первого элемента И и первым входом второго элемента И, второй вход и выход которого подключены соответственна ко второму в".оду и в ы х оду бл о ка.

4. Устройство по п. 1, отличающееся тем, что блок селекции содержит дешифратор признака команд, дешифратор признака конца массива, дешифратор начального адреса и дешифратор признака числовой информации, первый и второй входы которых соединены соответственна с первым н вторым входом блока, два элемента ИЛИ и два триггера, первые входы которых и четвертый выход блока подключены v, выходу дешифратора признаков конца массива, второй вход первого триггера соединен с выходом первого элемента ИЛИ, а выход соединен с первым р.ûxîäîì блока, второй и третий выходы которого подключены соответственно к выходам второго триггера и второго элемента ИЛИ, первые входы элементов

ИЛ И соединены с выходом дешнфратора признака команд и шестым выходом блока, а их вторые входы подключены к выходу дешифратора признаков числовой информации и пятому входу блока, третий вход второго элемента ИЛИ и второй вход второго триггера связаны с выходом дешифратора начального адреса.

5. Устройство по и. I, отличающееся тем, чта блок синхрапизацин содержйт элемент И, первую группу элементов И, первые входы которых соответственно соединены с первым и вторым входами блока, а выход»1 — с первым и вторым входами счетчика адреса, подключенного выходом к первому выходу блока, второй вход первого элемента И подключен к выходу счетчика, вход которого соединен с шестым входом блока и первым входом тактового распределителя, подключешгаго вторым и третьим входами соответственно к третьему и четвертому входам блока, выход тактового распределителя соединен с первым входом второй группы элементов И, второй вход которых соединен со вторым входом первой группы элементов И и пятым входом блока, третий вход первой группы элементов И соединен с первым входом второй группы элементов И, выход которых связан со вторым выходом блока.

Источники информации, принятые во внимание при экспептнзе

1. Мультипроцессорные системы и параллельные вычисления, М., Мир, 1976.

2. Патент Франции № 22615б8, кл. б Об F !5/16, 1975.

Составитель В. Вертлиб

Редактор Э. Губницкая Техред О. Луговая Корректор Л. Яебола

Заказ 7514/44 Тираж 773 11 одп ис ное

0НИИИИ Государственного комитета CC(.l оо делам изобретений и открьггии

l l 3035, Москва, Ж-35, Рву инска а изб., д. 4/5

Филиал Г111Г1 Патент>, г. Ужгород, кл (1роектнаи, 4