Перестраиваемое микропрограммное устройство управления

 

Зь . у1.%:!Ф;

ОП ЙСАние

" 646333

Союз Советооа

Социалистических

Республик (61) Дополнительное к авт. свил-ву (22) аявление Ь. Ю.76 (21) g4y1285 р 4 с присоединением заявки № г (51) М. Кл. а ов гмы

Ьсударатаееьй внктет

СССР аа делам изобрете!ей я аткрьтяй (23) Приоритет (53) УДК 88,З25 (088,8) Опубликовано С5.02.79.Бюллетень № 5

Дата опубликования описания 08.02,79 (72) Авторы изобретения

Н. К. Байда и М. П. Газук (71) Заявитель (54) ПЕРЕСТРА ИВАЕМОЕ МИКРОПРОГРАММНОЕ

УСТРОЙСТВО УПРАВЛЕНИЯ

Изобретение относится к области вычислительной техники и может быть использовано в устройствах управления цифровых вычислительных машин.

Известен микропрограммный про иессор (1) с восствиовлеяием при сбоях, содержащий блок регистров, бпок контроля, арифметико-логический блок, регистр адреса микрокоманд, блок сопряжения с оперативной памятью, блок управления, счетчик сбоев, блок памяти микрокоманд, регистр промежуточных результатов и элементы И.

Недостаток известного устройства заключается в том, что восстановление работы микропрограммного процессора после сбоя происходит не сразу, а лишь после того как старший разряд счетчика сбоев устанавливается в единипу, что вносит дополнительную задержку в процесс управления обработкой информации. Кроме того, дополнительно введенное оборудование снижает надежность системы.

Известно также микропрограммное устройство управления Я, содержащее два запоминающих блока, два регистра адреса, два элемента И, два коммутатора и два триггера управления, при9 чем первый вход первого и второго коммутатора соединен с нулевым вь,ходом соответственно первоГо и второго триггера управления, выход первого и второго коммутатора соединен с первым входом соответственно первого и второго регистра адреса, первый выход первого и второго регистра адреса соединен с первым входом одноименного запоМинающего блока, второй вход каждого запоминающего блока соединен с выходом одноименного элемента И, первый вход первого и второго элемента

И соединен с одноименным входом устройства и со вторым входом соответственно второго и первого коммутатора, третий вход первого и второго коммутатора соединен со вторым выходом соответственно второго и первого регистра

646333

35

55

anpecà, второй вход первого и второго * регистра адреса соединен с первым выходом соответственно второго и йервого запоминающего блока, второй вход первого и второго элемента И соединен с единичным выходом соответственно второго и первого триггера управце« ния.

Недостаток известного устройства закпючается в том, что в случае отказа одного из запоминающих бпоков нет возможности перестройки на работу другого запоминающего блока, что снижает в целом функциональную надежность всего устройства.

Цепью изобретения является повышение надежности работы устройства.

Бпя этого в устройство введен элемент ИЛИ, первые и вторые входы которого соединены соответственно со вторыми выходами обоих запоминающих бпоков, а счетный вход первого и второго триггера управпения соединен с третьим входом одноименного регистра адреса и с третьим выходом соответсч

" венно второго и первого запоминающего блока, выход элемента ИЛИ подключен к выходу устройства.

На чертеже представлена функциональная схема предлагаемого устройства.

Устройство содержит первый запоминающий блок 1, второй запоминающий блок 2, первый регистр адреса 3, второй регистр адреса 4, первый коммутатор 6, второй коммутатор 6, первый триггер управления 7, второй триггер утравпения 8, первый элемент И 9, второй элемент И 10, элемент ИЛИ 11.

Устройство работает следующим образом.

Пусть в исходном состоянии первый триггер управления 7 и второй триггер

8 управления находятся в единичном состоянии и пусть на регистре 3 (4) адреса находится адрес микрокоманды, подлежащей считыванию. Так как триг геры 7, 8 находятся в единичном состоянии, то они разрешают прохождение поступившего на вход тактового импульса через элемент И 9 (10) и блокируют коммутаторы 5, 6. Яа третьем выходе запоминающего блока 1 (2) появляется считанная микрокоманда, а адрес следующей микрокоманды заводится на регистр 4 (3) адреса другого блока. На выходе устройства микрооперации с первого и второго блоков появляются поочередно. При отказе одного из запоминаюших блоков например 1 происходит

t перестройка на работу npyroro запомидающего бпока 2, а именно: со второго выхода отказавшего запоминающего бпока 1 подается на третий вход регистра

4 адреса работающего блока сигнап, устанавливающий на этом регистре фиксированный адрес. С того же выхода загоминающего бпока 1 подаетс . сигнал на счетный вход триггера 8, который устанавпивает его в нулевое состояние.

Адрес спедующей микрокоманды, считанный с выхода запоминающего работающего блока 2, поступает на вход регистра 3 адреса отказавшего блока.

l1anee этот адрес через разбпокированный коммутатор 6 работающего бпока поступает на регистр 4 адреса этого блока. По данному адресу запоминающий блок 2 выдает микрооперацию на элемент ИЛИ 11 и дане на выход устройства, а адрес следующей микрокоманды заводится на регистр 3 адреса отказавшего бпока.

Таким образом, повышение функцио напьной надежности устройства достигается тем, что в случае отказа одного из запоминающих блоков, другой запоминающий блок перестраиваемого микропрограммного устройства продолжает работать и по фиксированному адресу устройство переходит на программу обработки отказа либо на подпрограмму решения данной задачи по усеченному алгоритму. Устройство же прототип в случае отказа одного из запоминающих устройств прекращает выдачу информации.

Формула изобретения

Перестраиваемое микропрограммное устройство управпения, содержащее два ,запоминающих блока, два регистра ад;— реса, два элемента И, два коммутатора и два триггера управления, причем первый вход первого и второго коммутаторов соединен с нулевым выходом соответственно первого и второго триггеров управления, выход первого и второго коммутаторов соединен с первым входом соответственно первого и второго ре гистров адреса, первый выход первого и второго регистров адреса соединен с первым входом одноименного запоминающего блока, второй вход каждого запоминающего блока соединен с выходом одноименного элемента И, первый вход первого и второго элементов И соединен

646333

ыл оЯ

Составитель Т, Бондаренко

Редактор Ю. Челюканов ТехредС. Мигай Корректор H. Петрик

Заказ 113/39 Тираж 779 Подписно

ЦНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП Патент", г. Ужгород, ул. Проектная, 4 с одноименным входом устройства и со вторым входом соответственно в зрого

1 и перво о коммутаторов, третий вход первого и второго коммутаторов соединен со вторым выходом соответственно второго и первого регистров адреса, второй вход первого и второго регистров адреса соединен с первым выходом соответственно второго и первого запоминаккдих блоков, второй вход первого и второго элементов И соединен с единичным выходом соответственно второго и первогр триггеров управления, о т- л и ч а ю щ е е с я тем, что, с целью повышения надежности работы устройства, оно содержит элемент ИЛИ, первые и вторые входы котор. го соединены со» ответственно со вторь ми выходами обгнх запоминаюших блоков, а счетный вход

Первого и второго триггеров управления

5 соединен с третьим входом одноименного регистра адреса и с третьим выходом соответственно второго и первого запоминакяпих блоков, исход элемента ИЛИ

Г подключен к выходу устройства.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

%470806, кл. 0 06 F 9/14, 21,02.73.

2. Авторское свидетельство СССР

%451080, кл. 9 06 F 99//1122, 15.12.72,