Система для автоматического контроля больших интегральных схем

 

ОП ИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свид-ву (22) Заявлено 09.0876(23) 2395921/18-24 с присоединением sаявки Йо (23) Приоритет

Опубликовано 25.05,79. Бюллетень М 19

Дата опубликования описания 2505.79

Союз Соеетскии

Социалистических

Республик оо 664178 (З1) М. Кл.2

G 06 F 15/46

Ьсударствеииый комитет

СССР оо делам изобретеиий и открытий (53) УДК 681.326 (088. 8) (72) Авторы Д.И. Ажоткин, С.A. Гаврилов, IO.В. Сковородйн, ИВО рЕтЕИИЯ М.С. Кушуль, A.С. Абяс:в, Н.A. .Хвощенко и Л.П. Мардер

T (71) Заявитель (54) СИСТЕМА (ЛЯ АВТОМАТИЧЕСКОГО КОНТРОЛЯ: »

БОЛЬШИХ ИНТЕГРАЛЬНЫХ СХЕМ

Изобретение относится к области автоматизированных систем контроля и может быть применено при контроле больших интегральных схем (БИС) и сверхбольших интегральных схем (СВИС) на МОП-структурах.

Известна система для автоматического контроля БИС, содержащая буферный быстродействующий запоминающий блок для хранения входных тестовых

" комбинаций и запоминания выходных сигналов, снимаемых с контролируемой схемы, в котором в качестве буферного запоминающего блока используется сдвиговый регистр (1). 15

Недостатком известной системы является большой объем буферных запо- минающих блоков и связанная с этим высокая стоимость систем контроля.

Наиболее близким техническим решением к данному изобретению является система для автоматического кон троля БИС, содержащая регистр конечного адреса, управляющую вычислитель- ную машину (УВМ), регистр выходной тестовой комбинации, многоканальный амплитудный дискриминатор, схему сравнения, блок памяти, счетчик адреса памяти, счетчик числа повторений тестовых комбинаций, генератор такто-,ЗО

I вой частоты и элементы И и HE — И, причем выходы УВМ соединены соответственно с входами регистра конечного адреса, счетчика, адреса памяти и блока памяти, выход регистра конеч- ного адреса соединен с первым входом схемы сравнения, выход которой соеди нен с первыми входами УВМ и элемента И, выходы блока памяти соединены соответственно со входами регистра выходной тестовой комбинации и с первыми входами многоканального амплитудного дискриминатора, контролируемой БИС и элемента HE — И, выход которого соединен с первым входом счетчика числа повторений тестовых комбинаций, выход регистра выходной тестовой комбинации сОединен со вторым входом многоканального амплитудного дискриминатора, третий вход которого соединен с выходом контролируемой БИС, а выход — со вторым вхо-дом УВМ, выход генератора тактовой частоты соединен со вторыми входами контролируемой БИС и элемента И, выход которого соединен со вторым входом счетчика числа повторений тестовых комбинаций, выход счетчика числа повторений тестовых комбинаций соединен со вторым входом счетчика

3, 664 .адреса памяти, выход которого соединен со вторыми входами схемы сравнения и блока памяти f22 °

Недостаток этой системы в следующем.

В целом ряде случаев возникает не обходимость многократного повторения какой-либо групйы входных тестовых комбинаций при контроле БИС. Известная система позволяет повторять одну тестовую комбинацию в течение какого-то числа циклов контроля БИС. При Ю повторяющихся группах тестов в буферныф запоминающий блок-приходится записывать одинаковую информацию в разные адреса ЗУ, Целью изобретения является расши- 15 рение функциональных воэможностей системы за счет учета регулярности тестов.

Поставленная цель достигается тем, что в систему введены счетчик 20 циклов, счетчик признака циклов, триггер признака циклов, регистр восстановления адреса и четыре дополнительных элемента И, причем соответствующие выходы блока памяти соединены с первым и вторым входами первого дополнительного элемента И, с первыми входами триггера признака циклов, второго дополнительного элемента И"и счетчика признака циклов, выходы которого соединенй соответственно с третьим входом первого дополннтельного элемента И, со вторыми входами второго дополнительного элемента И й.элемента HB — И и с первым

Входом третьего дополнительного элемента И, выход второго дополнительного элемента И соединен с первым входом счетчика циклов, второй вход

Которого соединен с выходом первого дополнйтельного элемейта И, а выход -40 со вторым входом триггера признака циклов, выходы триггера признака цик лов соединены соответственно со вторым входом третьего дополнительного элемента И и с первым входом четвер- 45 того дополнительного элемента И, второй вход которого соедйнен с выходом счетчика адреса памяти, а выход — co входом регистра восстановления памяти, выход регистра восстановления па- 0 мяти соединен с третьим входом третьei"о дополнительного элемента И, выход которого соединен со вторым входом счетчика адреса памяти.

На чертеже представлена блок-схе- 55 ма предлагаемой системы для автоматического контроля БИС.

Предложенная система содержит:

УВМ 1, счетчик 2 адреса памяти, блок 3 памяти, регистр 4 конечного адреса, регистр 5 выходной тестовой комбинации, контролируемая БИС 6, многоканальный амплитудный дискрйминатор 7, счетчик 8 числа повторений тестовых комбинаций, элемент НŠ— И 9« триггер 10 признака циклов, четвер178 4 тый дополнительный элемент И 11, регистр 12 восстановления адреса, счетчик 13 признака циклов третий дополнительный элемент И 14, генератор 15 тактовой частоты, счетчик 16 циклов, схему 17 сравнения, второй дополнительный элемент И 18, элемент И 19, первый дополнительный элемент И 20.

УВМ 1 соединена с многоканальным амплитуднцм дискриминатором 7, который соединен с выходом контролируемой большой интегральной БИС б. Вход

БИС б соединен с выходом блока 3 памяти, соединенного со счетчиком 2 адреса памяти. Вход регистра 4 конечйого адреса соединен с УВМ 1. Входы схемы 17 сравнения соединены с регистром 4 конечного адреса и счетчиком

2 адреса памяти. Выход счетчика 8 числа повторений тестовых комбинаций соединен со счетчиком 2 адреса памяти ° Вход регистра 12 восстановления адреса соединен с выходом элемента И 11, один вход которого соединен с выходом счетчика 2 адреса памяти, а второй — с выходом триггера 10 признака циклов. Один вход триггера 10 признака соединен с выходом счетчика

16 циклов, а другой — с выходом блока 3 памяти.

Один вход элемента И 18 соединен с восходом счетчика 13 признака циклов, а другой его вход и вход счетчика 13 признака циклов соединены с выходОм блока 3 памяти. Выход регистра

12 восстановления адреса соединен с одним входом элемента И 14, другой вход которого соединен с выходом счетчика 13 признака циклов, третий— с выходом триггера 10 циклов, а выход — со входом счетчика 2 адреса памяти. Один вход счетчика 16 циклов соединен с выходом элемента И 18, второй — с выходом элемента И 20.

УВМ 1 передает, в счетчик 2 адреса памяти начальный адрес тестовых комбинаций, записанных в блоке 3 памяти, а в регистр 4 конечного адреса — последний адрес тестовых комбинаций для данного типа БИС. В регистр 5 выходной тестовой комбинации из блока 3 памяти поступает выходная тестовая комбинация каждого контролируемого теста исследуемой большой интегральной схемы б. Регистр 5 соединен с многоканальным амплитудным дискриминатором 7 для задания порога каждого канала дискриминатора. В блок 3 памяти из УВМ 1 поступает импульс запроса.

В каждой ячейке блока 3 памяти выделен ряд разрядов,в которых записывается число циклов тактового генератора, в течение которых на БИС 6 должна подаваться данная тестовая комбинация входных воздействий и один разряд, в котором записывается признак циклов для повторения группы тестов. При считывании из ячейки блока 3 памяти на входы контролируемой БИС б подаются входные воздействия, а число циклов, в течение которых данные воздействия должны подаваться на контролируемую

BHC 6, переписываются в обратном коде в счетчик 8 числа повторений тестовых комбинаций через элемент НЕ-И 9, управляемый одноразрядным счетчиком

13 признака циклов. В этом случае, если в разряде блока 3 памяти, управляющем одноразрядным счетчиком 13 признака циклов, записан 0, счетчик 13 находится в состоянии 0, При этом открыт элемент НЕ-И 9 для записи числа повторений тестовых комбинаций в счетчик 8. При этом импульсы генератора 15 через элемент И 19 поступают на вход счетчика 8, нри его заполнении наращивается на l значение счетчика 2 адреса памяти, и блок 3 памяти запрашивается по следующему адресу. В случае, если в разряде блока 3 памяти появляется первая единица (начало цикла), в одноразрядный счетчик 13 признака цик лов записывается 1 . Информация, записанная в разрядах числа повторений блока 3 памяти, переписывается в счетчик 16 циклов через .элемент И

20. Одновременно перебрасывается триггер 10 признака циклов закрывается элемент И 11, и в регистре восстановления адреса 12 остается адрес начала цикла, который поступил со счетчика 2 адреса памяти через элемент И 11, при этом элемент И 14 закрыт. Далее в ячейках блока 3 памяти в разряде, управляющем триггером 10 признака цикла, записываются 0 и контроль БИС 6 осуществляется, как описано выае. При появлении в одной из следующих ячеек блока 3 памяти в Разряде признака циклов на вход одноразрядного счетчика 13 из блока 3 памяти поступает 1 и переводит счетчик 13 признака циклов в состояние 0 . Элемент И 14, управляемый триггером 10 признака цикла и счетчиком 13 признака циклов, открывается, разрешая перепись информации из регистра 12 восстановления . адреса в счетчик 2 адреса памяти.

При этом следующий запрос в блок 3 памяти произойдет по адресу счетчика 2 адреса памяти, т.е. целая группа тестов подаеТся на БИС 6 из тех же ячеек блока 3 памяти, что и в предыдущем цикле. При этом в счетчик 16 циклов через открытый элемент И 18 добавляется 1 . Повторение циклов работы блока памяти с одной и той же группой тестов будет происходить до тех пор, пока не произойдет переполнение счетчика 16 циклов. Импульс переполнения счетчика 16 сбросит триггер 10 признака циклов в исходное состояние. При появлении в разряде блока памяти признака окончания цикла закрывается элемент И 14, разрешаю щий перепись информации из регистра

4178 6

l2,восстановления адреса в счетчик

2 адреса памяти. Тогда в счетчик 2 адреса памяти добавится 1 с выхода счетчика, 8 повторений, и система контроля выйдет из цикла до появФормула изобретения

Система для автоматического контроля больших интегральных схем (БИС), содержащая регистр конечного

25 адреса, управляющую вычислительную машину (УВМ), регистр выходной тесто60 с целью расширения функциональных воз-, ;можностей за счет обеспечения возмож65 ности учета регулярности тестов, в

5 !

О (5

40 ления признака начала следующего цикла. При совпадении информации в счетчике 2 адреса памяти и регистра 4 конечного адреса схема 17 сравнения закрывает элемент И 19, прекращается подача импульсов тактового генератора 15 и контроль БИС 6 заканчивается °

При реализации данного устройства для контроля БИС возможна экономия объема буферного ЗУ. Объем ЗУ сократится примерно в 2-6 раз и соответственно снизится стоимость ЗУ контроля, которая в зависимости с1т типа применяемого Зу может достигать значительных размеров. вой комбинации, многоканальный амплитудный дискриминатор, схему сравнения, блок памяти, счетчик адреса памяти, счетчик числа повторений тестовых комбинаций, генератор тактовой частоты и элементы И и НЕ-И, причем выходы УВМ соединены соответственно с входами регистра конечного адреса, счетчика адреса памяти и блока памяти, выход регистра конечного адреса соединен с первыМ входом схемы сравнения, выход которой соединен с перными входами УВМ и элемента И, выходы блока памяти, соединены соответственно со входами регистра выходной тестовой комбинации и с первыми входами многоканального амплитудного дискриминатора, контролируемой БИС и элемента НЕ-И, выход которого соединен с первым входом счетчика числа повторений тестовых комбинаций, выход регистра выходной тестовой комбинации соединен со вторым входом многоканального амплитудного дискриминатора, третий вход которого соединен с выходом контролируемой БИС, а выход — со вторым входом УВМ, выход генератора тактовой частоты соединен со вторыми входами контролируемой

БИС и элемента И, выход которого соединен со вторым входом счетчика числа повторений тестовых комбинаций, выход счетчика числа повторений тестовых комбинаций соединен со вторым входом счетчика адреса памяти, выход которого соединен со вторыми вхо дами схемы сравнения и блока памяти, ;отличающаяся тем, что, 7 664 . систему введены счетчик циклов, счетчик признака циклов, триггер признака циклов, регистр восстановления адреса и четыре дополнительных элемента И, "причем соответствующие выходы блока йамяти соединены с первым и вторым входами первого.дополнитель Б ного элемента Н, с первыми входами триггера признака циклов, второго дополнительного элемента И и счетчика признака циклов, выходы которого соединены соответственно с третьим вхо- lp дом первого дополнительного элемен- та И, со вторыми входами второго дополнительного элемента И и элемента

HE — И и с первым входом третьего до полнительнбго элемента И, вйход второго дополнительного элемента И соединен с первым входом счетчика циклов, второй вход которого соединен с выходом первого дополнительного эле178 8 мента И, а выход — со вторым входом триггера признака циклов, выходы триггера признака циклов соединены соответственно со вторым входом третьего дополнительного элемента И и с первым входом четвертого дополнитель ного элемента И, второй вход которого соединен с выходом счетчика адреса памяти, а выход — со входом регистра восстановления памяти, выход регистра восстановления памяти соединен с третьим входом третьего дополнительного элемента И, выход которого соединен со вторым входом счетчика адреса памяти.

Источники информации, принятые во внимание при экспертизе

1. Электроника, 1970, Ф 3, с. 52.

2. авторское свидетельство СССР

Р 377738, кл. G 06 F 15/46, 1970, Составитель В. Крылова

Редактор В Герцен ТехредИ. Асталою Корректор О.Ковинская

Эаказ 3002/47 . Тираж 779 Подписное

ЦНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035 Москва й-35 Раушская наб. д. 4 5 с

Филкал ППП Патент, r. Ужгород, ул. Проектная, 4