Вычислительная система для решения дифференциальных уравнений

 

и. i ь,; r. . -. = с, и» я

k 1 описдни1-"

ИЗОБРЕТЕН ИЯ (11) 674ÎÈ

Союэ Сеаетсинк

Соцналнстнчесинк

Ресиублнв

К АВТОРСКОМУ СВИДИТВЛЬСТВУ (6!) Дополнительное к авт. свил-ву(22} Заявлено 20.05.77 (21) 2487936/18-24

\ .. с присоединением эаявки №(Я) М. KJla

Q 06 Р 15/32

Гесударвтвааий иветт

СССР в делам «мбрваща и вткритнй (23) ПриоритетОпубликовано 15.07.79,Бюллетень № 26 (Э УД 681.323 (088,8) Дwa опубликования описания 18.07.79 (72) Авторы иэобретенйя М. "М. Максимов, Р. Л. Танкелевич и Я. И. Тетельбаум !

Всесоюзный нефтегазовый научно-исследовательский институт (71) Заявитель (54) ВЫЧИСЛИТЕЛЬНАЯ СИСТЕМА ДЛЯ" РЕШЕНИЯ

ДИФФЕРЕНЦИАЛЬНЫХ УРАВНЕНИЙ

Изобретение относится к вычислитель .ной технике и может быть использоеано для решения дифференциальных уравнений.

Известна аналогоцифровая система, содержащая аналоговую сетку, сопряжен ную с ЦВМ эта система позволяет автоматизировать набор и сьем решений с аналоговой: части Щ. . Однако при использовании ее для получения решения задач физического поли со сложными условиями или нелинейных диф-. ференциальных уравнений требуется боль шое время для выполнения последователь иых вычислений, поскольку обсчет этих уравйений в узлах производится с помо щью последовательно действующей ЭВМ.

Известна также вычислительная систе» ма, которая содержит устройство управления, соединенное двухсторонними связямщ с устройством ввода-вывода и двухсторон ней информационной шиной с коммутато ром, управляющие входы которого соединены соответственно с выходами устрой ства управления, решающие блоки, каждый

2 иэ которых включает "регистр чтения и записи, элементы И, узел связи, микроцроцессор, соединенный двухсторонними свя зями с запоминающим устройством, выхо . ды которого подключен соответственно

5 к входам регистроВ чтения и записи, выходы которых через соответствующие эле менты И подключены к входам узла связи, выход которого соединен со входом запоминающего устройства, управляющие вхо10 ды мйкропроцессора, элементов И, регист» ра записи каждого решающего блока соеди нены с соответствующими выходами ycr ройства управления Я.

Однако указанная система не может

1э .. быть использована для решения сложных

° нелинейных дифференциальных уравнений в частных производнйх с заданными в фор ме обыкновенных дифференциальных урав-, нений условиями в каждом узле.

Целью изобретения является расширение функциональных воэможностей пуээм обеспечения решения нелинейных дифференциальных уравнений и частных производных.

674031

Для этого в систему введены блок памяти, мультиплексор, узловые процессоры, каждый иэ которых включает арифметическо-логическое устройство, соединенное управляюшим входом с Выходом устройства 5 управления, узловой мультиплексор, соединенный двухсторонними связями с арифметическо-логическим устройством, с регисг ром и с регистрами смежных узловых про цессов, мультиплексор соединен двухсто — >0 ронней информационной шиной с устройством управления и двухсторонними связями с ерифметическо-логическим устройством каждого узлового процессора, управляюший вход блока памяти соединен с соответствуюшим выходом устройства управления, выход блока памяти подключен к входу ерифметическо-логического устрой" ства каждого узлового процессора, а в

20 каждый из решаюших блоков введены по стоянное запоминающее устройство и регистр адреса, соединенный двухсторонней связью с микропроцессором, выход регистра адреса подключен к входу постоянного запоминающего устройства, выход которо- 25 го соединен со входом микропроцессора.

На чертеже приведена вычислительная система, блок-схеме.

Вычислительная система содержит ререшаюшие блоки 1, каждый из которых включает в себя микропроцессор 2 с информационными 3, адресными 4 и управляющими связями 5, запоминающее устройство 6, регистр 7 записи, регистр 8 чтения, элементы И 9, 10, узел 11 свя) l зи, регистр 12 адреса, постоянное запоминающее устройство (ПЗУ) 13 (для хранения значений нелинейных функций).

В вычислительную систему входят коммутатор 14, устройство 15 управления, О устройство 16 ввода-вывода, двухстооон няя информационная шина 17, мультиплексор 18, узловые процессоры 19 и блок

20 памяти. Узловой процессор 19 состоит из арифметическо-логического устрой- 4 ства (АЛУ) 21, узлового мультиплексора 22, регистра 23 (для хранения значе нйя потенциала в узле).

Система работает следующим образом.

По сигналу устройства 15 управления узловые процессоры 19 вырабатывают значение узловых потенциалов и передают их через мультиплексор 18 в запоминающие устройства 6 решающих блоков l.

Регаюшие блоки по программе, предварительно записанной в запоминающем устройстве 6, выполняют интегрирование узловых дифференциальных уравнений, при этом периодически на каждом шаге интег-. рирования повторяется две такта. Во время первого такта происходит обмен информа цией между решающими блоками по информа ционной шине 17 и во время второго такта параллельное интегрирование узловых диффе ренциальных уравнений. При обмене информа цией устройство 15 управления выдает соответствующие сигналы на регистры 7 записи и чтения 8, коды с которых через, узлы 11 связи и элементы И 9, 10 подаются в запоминающее устройство 6.

При выполнении интегрирования нели нейные преобразования производятся с по-, мощью ПЗУ 13 и регистра 12 адреса. При этом на регистр 12 адреса подается код аргумента (насыщенности фазы), а с выхода ПЗУ 13 снимаются значения гидро проводности как функции от насыщенности фазы, на которую эти ПЗУ 13 запрограммированы, и значения гидропроводнооти передаются в микропроцессор 2. Укаэанные такты периодически повторяют заданное количество раз, в результате чего образуются значения переменных парамет- ров, входящих в уравнения в частных про изводных, По двухсторонней информационной шине

17 через мультиплексор 18 эти параметры вводятся в узловые процессоры 19, соединенные и запрограммированные по разностной схеме решения уравнения Лапласа, причем программа решения уравне ния Лапласе и общие данные хранятся в блоке 20 памяти.

Вычисляемые. в арифметическо погичеоком устройстве.21 на каждом итеративном шаге значения кодов узловых потея» циалов подаются на регистр 23. Эти значения потенциалов снимаются с двух ре» гистров 23 соседних узлов для каждого узлового процессора 19 и подаются через узловой мультицлексор 22 на устройство

21 для вычисления новых значений кодов узловых потенциалов.

1 .

Работой узловых процессоров 1 9 при ре шенин уравнения Лапласа на области ароиэвольного вида управляет устройство 15 управ ления, Процесс выполняется многократно до окончания заданного времени модели. рован ня.

Формула изобретения

Вычислительная система для решения дифференциельнйх уравненкй, содержащая устройство управлении, соединенное двух674031

5 сторонними связями с устройством ввода-вывода .и двухсторонней информацион ной шиной с коммутатором, управляющие входы. которого соединены соответственно с выходами устройства управления, реша ющие блоки, каждый из которых включает регистры чтения и записи; элементы И, узел связи, микропроцессор, соединенный двухсторонними связями с запоминающим устройством, выходы которого подключ ены соответственно к входам регистров чтения и записи, выходы которых через соответствующие элементы И подключены к входам узла связи, выход которого соединен со входом запоминающего устройства, управляющие входы микропроцессора, элементов И, регистра записи каждого решающего блока соединены с соответствующими выходами устройства управления, о т л и ч а ю. щ а я с я тем, что, с целью расширения функциональных возможностей путем обеспечения решения нелинейных дифференциальных уравнений в частных производных, в нее введены блок памяти, мультиплексор, узловые процессоры, каждый йэ которых включает арифме. тическо-логическое устройство, соединен-. ное управляющим входом с выходом уст-ройства управления, узловой мультинлек- сор, соедийенный двухсторонними связями

6 с арифметическологическим устройством, с регистром и с регистрами смежных узловых процессоров, мультиплексор соединен двухсторонней информационной шиной с устройством управления и двухсторонними связями с арифметическо логическим устройством каждого узлового процессо ра, управляющий вход блока памяти соединен с соответствующим выходом устройства управления, выход блока памяти под.ключен к входу арифметическо-логического устройства каждого узлового процессора, а в каждый иэ решающих блоков введены постоянное запоминающее устройство и регистр адреса, соединенный двухсторон ней связью с микропроцессором, выход регистра адреса подключен к входу постоянного запоминающего устройства, выход которого соединен со"входом микропро» цессора.

Источники информации, принятые во внимание при экспертизе

1. Николаев И. С. и др., Назначение и принципы построения аналого-цифрового вычислительного комплекса "Сатурн" в сборнике "Средства аналоговой и аналого-цифровой вычислительной техники,М., Машиностроение, 1968, с. 180-189.

2. Авторское свидетельство СССР

g 565299, кл. (y 06 Р 15/32, 1975.

ЦНИИПИ Заказ 4080/46 Тираж 779 Подписное

Филиал ППП Патент, r. Ужгород, ул. Проектная, 4