Устройство для решения систем дифференциальных уравнений

 

истец:.о -;-:: -: - скак б,,;:)и и,.: .е,"Р.".4 и А

Союз Советских

Социалистических

Республик (11)714407

Х АВТОРСИОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное н авт. саид-ву— (22) Заявлено 251077 (21) 2539776/18-24 с присоединением заявки ¹â€” (5)) л.2

G 06 F 15/32

Государственный комитет

СССР по делам изобретений и от крыти и (23) ПРиоРитет 25. 10 . 77

Опубликовано 050280. Бюллетень № 5 (53) УДК 681,3 (088.8) Дата опубликования описания 080280 (72) Авторы изобретения

Г,Е. ПУхов и И,Н. Войтенков (73) Заявитель

Институт электродинамики AH Украинской ССР (54) УСТРОЙСТВО ДЛЯ РЕШЕНИЯ СИСТЕМ ДИФФЕРЕНЦИАЛЬНЬХ

УРАВНЕНИЙ

Изобретение относится к области вычислительной техники и может быть применено для решения с высокой точностью систем обыкновенных дифференциальных уравнений, например, в системах автоматического регулирования и управления динамическими объектами.

Известны вычислительные устройства и системы для решения систем обыкновенных дифференциальных уравнений, содержащие блоки умножения, суммирования, интегрирования, блоки коммуТаторов, блоки памяти, блоки управления (11. Основнык недостатком известной вычислительной системы для решения 15 дифференциальных уравнений является сравнительно невысокая точность вы- числения вектора искомых неизвестных.

Наиболее близким по технической сущности к предложенному является 20 устройство для решения систем дифференциальных уравнений, содержащее блок памяти, первый; второй, третий, четвертый и пятый выходы которого подключены соответственно к первому, второму, третьему, четвертому и пятому входам блока реккурентных вычислений, первый выход которого соединен с первьм входом блока памяти и со вхо. дом первого сумматора, выход которогоЗО подключен соответственно к первому входу блока сдвига, второй и третий выходы которого соединены соответственно с шестым и седьмым выходами блока памяти, и к первому входу первого коммутатора, второй вход которого соединен с выходом блока сдвига, первый выход первого коммутатора подключен к первому входу элемента. ИЛИ, выход которого подключен ко входу второго сумматора, выход которого .. соединен со входом блока сравнения, выход которого подключен ко вхоЫУ блока управления, второй и третий входы элемента ИЛИ соединены сбответственно с первьм и вторым в.ыходами второго коммутатора, первый и второй входы которого подключены к первому и второму выходам блока реккурентных вы» числений, шестой и седьмой входы которого соединены соответственно со вторым выходом первого коммутатора и с третьим выходом второго коммутатора, восьмой вход блока реккурентных вычислений подключен к выходу первого блока сумматоров, управляюцие входы блока памяти, первого и второго сумматоров, блока сдвига, первого блока сумматоров блока реккурентньж вычислений, блока сравне1

714407

X -(O)=x ((Н); ния, первого и второго коммутаторов, . второго блока сумматоров соединены с соответствующими выходами блока управления, группа блоков умножения, блок умножителей (2) .

Недостатксм известного устройства является невозможность получения решений системы дифференциальных уравнений с произвольным видом нелинейности. (О

Целью предложенного изобретения является расширение класса решаемых задач эа счет возможности решения систем уравнений с произвольным видом нелинейности, Это„ достигается тем, что в устройстве дополнительно введены третий коммутатор и умножитель, причем первый и второй входы умножителя подключены к восьмому и девятому вьпсодам блока памяти, первая группа выходов которого соединена с первой группой входов группы блоков умножения, вторая группа входов которой подключена к выходу умножителя, выходы групп блоков умножения соединены со входами второго блока сумматоров, выходы которого подключены к первой группе входов блока умножителей, вторая группа входов которого соединена со второй группой выходов блока памяти, выходы блока умножите- 30 лей подключены ко входам третьего коммутатора, выход которого соединен со входом и ервого блока суМйаторов и со вторым входом блока "памяти, управ-, ляющий вход третьег.о коммутатора под- 35 ключен к соответствующему выходу блока управленйя.

Описываемое устройство представлено на чертеже. 40

Оно содержит умножитель 1, группу блоков . 2 умножения (2-"1-2=m), блок 3 сумматоров (3=1+3 -m), блок 4 умножи-. . телей (4=1+4 m); коммутатор 5, блок

6 управления, блок 7 сумматоров, блок

8 памяти, блок 9 реккурентныХ вычислений, блок 10 сдвига, ксымутаторы 11, 12, элемент 13 ИЛИ, сумматоры 14„ 15, блок 16 сравнения, умножитель 17, инвертор 18, элемент 19 ИЛИ, регистры

20, 21, инвертор 22, элемент 23 И, триггер 24, элементы 25-28 И, умножители 29, 30, сумматор 31.

Работу устройства поясним на примефе решения систем обыкновенных не ли@ейных дифференциальных уравнений 55 вида — — + Ax (t) + Ву(х (t) ) = f (t). (1) .х (0) = хц,,бО где х (t) — вектор неизвестййх,"

A,Â вЂ” матрицы постоянных коэфФициентов, f (t) — вектор правых частей, Я у х (t) — нелинейная вектор-функ- ция, t — время, х(0) — значение х(t) при = О, причем

Ях(+))+ „(x„(t))А() (+))" 9„(X„(+))$, (2)

8; x+tv

1%(Х%Ь)) Е % tsiee X ()"Оэр х () (3) 1 /, q =1д...,И, с1., и,, р. — постоянные коэффициенты.

Решение проводится с помощью . Т-преобразований Тейлера

9,. Ю= („ )+V ()«W Ь Ч - Ч % ч

%+(Н Х1%(+ ).(„Х„,(Ю+ .

Ъ

+ +Q X<„(%)+t) 1()+" "„ В„„(О= ; < )

%«4 О... е-% Ъ+(-Е

Н 0;„.%ЬМ) а1 Й0; (e) х- О.(-()(5)

Е 3 Ч Н Ч («.(е=(+„ и („ ()=б фъ (е) — х ((-е,) .

3 0519 н 4Ч (<+(е=(с ф,+((, „®,; « )=-г. z .. (е) х. (((+ю

I gg< zj<

d5 x1 % (e) с . = U „(e),Ìt(ejx (e) =v" (Ю.

1с(11 с), c0sp x. (c)=4(. (g);

3 (ф ус(, где (); (k ) — к =а я диск рета из ображанщей U<(q (7) функции, где .X „(k) — q, -я компонента вектора .

9 =х дискрет (5) изображающей вектор х (е;) вектор-функции, F„(k) — с(=я компонента вектора ((=х дискрет изображающей вектор Е.((с;) векторр-функции, R (k) — М=я дискрета изображаю(Ф щей r (X) функции, Ч ((k) — %=я дйскрета изображаю Ф щей Ч .(), (Г) функции, W . ° (k ) — %=я диск рета из ображаю11% щей W&5 (З) функции.

Работа вычислительной структуры начинается с выдачи управляющих сигналов из блока 6 управления на управляюй(ие входы блока 8 памяти, первого

20 и второго 21 запоминающих регистров. При поступлении этих сигналов происходит считывание из блока 8 памяти и запись в регистры 20 и 21 начальных условийг в регистр 20 зано сится значение в ек тора Х о (О), в ре-гистр.21 — вектора X „(0) . Одновременно из блока 8 памяти на соответствующие входы блока 9 реккурентных вычислений поступает вектор X (О) диско рет. По сигналам управления иэ блока

6 осуществляется последовательное ю

714407 считывание из блока 8 памяти на входы блока 7 сумматоров и последовательное суммирование в нем (m раз) соответствующих компонентов векторов

U „(0), Чф (О), W>1 (О), т,е. вычисляются компоненты век тора R (О) диск(рет.

1. По сигналам управления из блока б, поступающим на управляющие входы управляющего триггера 24, блока

l6 сравнения, блока 3 сумматоров, блока 7 сумматоров, сумматоров 14 и 15, осуществляется установка в них: кодов нуля нулевых начальных условий.

По сигналам управления из блока б упр авления, поступающим на управляющие входы элемента 28 И коммутатора

12, инвертированный вектор (-Х «4 (О) ) дискрет с выходов блока 22 инверто( ров знака через открытый элемент, 28 И поступает через элемент 13 ИЛИ

;на входы сумматора 14. По сигналам" 2() управления, поступающим из блока б . управления на управляющие входы сумматора 14, осуществляется суммирование занесенного первоначального в него кода нуля и значения вектора (-Х (О) ) дискрет .. е

2, После этбго из блока 8 памяти в блок 9 реккурентных вычислений счи:тываются значения коэффициентов . 30

H(k + 1), вектора F (k) дискрет, компонент матриц (-В) и (-A)e, соответственно значение Х„(1) из блока .9 рек- курентных вычислений поступает на. входы блока 8 памяти, сумматора 15 и ком-35 мутатора 11. По сигналам упранлення, поступающим из блока б на управляющие входы блока 8 памяти и сумматора, осуществляется запись полученного текущего значения хр (1) вектора дискретв блоке 8 памяти и суммирование, пЕрноначально эанесеннбго в сумматор 15 кода нуля с вектором Х„(1). Одновременно вектор Хд (1) через открытый единичным сигналом управггения с инверсного выхода управляющего триггера 24 элемент 25 И поступает через элемент

13 ИЛИ на вход сумматора 14, в кбтором по сигналам из блока б управления, поступающим на управляющие входы сумматора 14, осуществляется вычисление 50 текущего-значения левой части условия г (Х, (1) — Х((О) ), поступающей на входы блока 16 сравнения. По сигналам управления из блока б осуществля ется установка н исходное (нулевое) 55 состояние блока 3 сумматоров и блока 7 сумматоров. При поступлении управляющих сигналов из блока б на управляющие входы блока 16 сравнения осуществляется проверка условия

X (1) — X (0)

Если условие выполнено, то код выполнения условия с выходов блока 16 сравнения поступает на входы блока 6 управления, после чего управляющие сигналы с выходов последнего, поступая на управляющие входы элемента

27 И, открывают его, и вектор поступает с выхода блока 10 сдвига на входы блока 9 реккурентных вычислений. Следовательно, в следующем цикле работы---вычислительной структуры на вторые. нходы первого блока 29 умножителей альт, поступает вектор X„(0) = х (k), вместо вектора Х . ПЬ сигналам уйравления, поступающим последовательно во времени на второй 21 и первый 20 запоминающие регистры, осуществляют-( ся сдвиг информации(в блоке 10 сдви-. га: вектор Хо (О) записываЕтся из пер1 ного запоминающего регистра 20 во второй запоминающий регистр 21 вместо вектора X (О), а в первый запоминающий регистр 20 записывается X„(0) с выходов сумматора 19. Если условие

Ы1 = Т достижения конца интервала интегрирования выполнено, то вычисле-: ния останавливаются; в противном случае осуществляется следующий (i+1) Йй цикл работы вычислительной структурыаналогично описанному ниже, начиная с пункта 1.

Если условие не выполнеено, то rio сигналам из блока 6 управления на г первые и вторые входы умножителя 1.

:из блока 8 памяти считываются значе-! ния векторов дискрет Х (1+1-C) и коэффициентов (к+1-С) / (Tc+1) соответственноно, а на вторые входы группы блоков 2 умножения значения векторов

Uq (6) Uq„(e) ° ° ° i Unj; ((«) i ) (((8) i

v „- (с ) ° ° ° i (E ), w„„. (8)

Wz< (Ñ), ° ., И „(Г), после этого поступают сигналы управления из блока

6 на уггравляющие входы блока сумматоров 3 . .Приведенная последовательность операций повторяется (k + 1) раз, 7o (T e H eTcR 3BBHCHMOCTb вида: ( е=)с - — „--де — о(; (e(x„(x+(-е> (=О

После этого по сигналам из блока б. управления, поступающим на управляющие входы блока 8 памяти, коммутатора 5, и блока 7 сумматоров, осуществ-. ляется умножение полученных сумм парных произведений на соответствующие коэффициенты Й .е 6(и (-р ), последовательное поступление (в течение

m тактов) полученных значений некторов

U „(k+1) v416, () +1) ewj1Ч (k+1) с выходов блока 4 умножения через коммутатор 5 на входы блока 7 сумматоров и блока 8 памяти, то есть осуществляется вычисление следующего текущего значения вектора R „+ (k+1 ) и запись в блок 8 памяти векторов

П„ „ „(1+1), V;„. „(k+1), W;„. (k+1). После этого, подачей сигналов управления

714407 ка сравнения, выход которого подключен ко входу блока управления, вто-. рой и третий входы элемента ИЛИ соединены соответственно с первым и вторым выходами второго коммутатора, первый и второй выходы которого подключены к первому и второму выходам блока реккурентных вычислений, шес, той и седьмой входы которого соединены соответственно с вторьм выходом

1 первого коммутатора и с третьим выходом второго коммутатора, восьмой вход блока реккурентных вычислений подключен к выходу первого блока сумматоров, управляющие входы блока памяти, первого и второго сумматоров, блока сдвига, первого блока сумматоров, блока реккурентных вычислений, блока сравненйя, первого и второго коммутаторов, второго блока суммато ров соединены с соответствующими выходами блока управления, группа блоков умножения, блок умножителей, о т л и ч а ю щ е е с я тем, что, с целью расширения класса решаемых задач за счет возможности решения систем уравнений с произвольным ви-. дом нелинейности, в устройство допол нительно введены третий ксммутатор и умножитель, причем первый и второй входы умножителя подключены к восьмому и девятсму выходам блока памяти, первая группа выходов которого соединена с первой группой входов группы блоков умножения, вторая группа входов которой подключена к выходу умножителя, выходы группы блоков умноже ния соединены со входами второго бло-, ка сумматоров, выходы которого подключены к первой группе входов блока умножителей, вторая группа входов ко- торого соединена со второй группой выходов блока памяти выходы блока умножителей подключены ко входам третьего коммутатора, выход которого соединен со входом первого блока сумматоров и со вторык входом блока па1 .мяти, управляющий вход третьего коммутатора, подключен к соответствующеМУ выходу блока управления.

Формула изобретения е

Устройство для решения систем диф- Я ференциальных уравнений, содержащее блок памяти, первый, второй, тРетий, четвертый и пятый выходы которого подключены соответственно к первому, второму, третьему, четвертому и пято- щ му входам блока реккурентных вычислений, первый выход- которого соединен с первым входом блока памяти и со входом первого сумматора, выход которого подключен соответственно к первому входу блока сдвига, второй и третий Р вхоцы которого соединены соответственно с шестым и седьмыМ вЫходами блока памяти, и к первсму входу первого коммутатора, второй вход которого соединен с выходЬм блока сдвига, пер вый выхоц первого коммутатора подключей .к первому входу элемента ИЛИ, выход которого подключен ico вхо..ду, второго сумматора, выход котЬрого соединен со входом блоиз блока 6 управления на счетный вход управляющего триггера 24, последний переводится в противоположное, состояние (в рассматриваемом случае — единичное) . единичный сигнал с прямого выхода триггера 24 открывает элемент

26 И, а нулевой сигнал с инверсного выхода триггера 24 закрывает элемент

25 И. После этого по сигналам управ- ° ления из блока 6 открывается элемент

23 И и вычисления повторяются аналогично описанному выше, начиная с пункта 2: вычисляется следующий вектор дискрет (в данном случае Х„(2)

Хe0ere подинтервала интегрирования, на входы сумматора 14 поступает с выходов блока 9 реккурентных вычис,лений через элемент 26 И и элемент

13 ИЛИ его инвертированное значение (-Хо(2) ) . B дальнейшем работа вычислительной структуры аналогична описанному выше, в зависимости от ре- Щ зультатов проверки условия, осуществляется либо переход к следующему подинтервалу интегрирования, либо вычисление следующего на текущем подинтервале вектора дискрет неизвест- 35 ных °

Рассматриваемое устройство благодаря наличию новых элементов и связей между ними позволяет проводить решение систем обыкновенных дифферен-3Q циальных уравнений с произвольной нелинейностью.

Источники инф ормации, принятые во внимание при экcIlертизе

1. Авторское свидетельство СССР.

У 363065, кл. G 06 G 7/34, 23.05.73.

2. Заявка В 2529949/18-24, 03.10.77, по которой принято решение о выдаче авторского свидетельства.

714407

Тираж 751 Нодписное

ЦНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб ., д. 4/5

Заказ 9290/47

Филиал ППП Патент, r. Ужгород, ул. Проектная, 4

С оста в и тель A . Колчин

Редактор М. Минаев Техред Н.Ковалева„- Корректор Ю.Макаренко