Устройство для цифровой обработки сигналов

Авторы патента:

G06F7/64 - цифровые дифференциальные анализаторы, т.е. вычислительные устройства для дифференцирования, интегрирования или решения дифференциальных и интегральных уравнений с помощью импульсов, представляющих приращения; другие инкрементные вычислительные устройства для решения различных уравнений (G06F 7/70 имеет преимущество; дифференциальные анализаторы, использующие комбинированную вычислительную технику G06J 1/02)

G06F17/18 - для обработки статистических данных

G06F17/17 - вычисление функций приближенными методами, например интерполяцией или экстраполяцией, сглаживанием, методом наименьших квадратов (интерполяция для числового управления G05B 19/18)

С А

Союз Советских

Социалистических

Республик

СПИ ИЕ

ИЗОБРЕТЕН ИЯ (1 и 246549

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. саид-ву(22) Заивлено 06.04.78 (21)2605031/18-24 (5! ) М. Кл.

2 с присоелинением заявки ЖвЂ” (23) П рноритет6 06 Р, 15/36

Гоеударстаеииый комитет

СССР

Ito ReilaM изобретений и открытий

Опубликовано 07.07.80. Бюллетень М 25

Дата опубликования описания 10.07.80 (53) УДК68 1. 14., (088 8) (72) Авторы изобретения

Ю. А. Грачев, E. К. Костецкая и Т. Н. Федоровская (71) Заявитель (54) УСТРОЙСТВО ДЛЯ БИФРОВОЙ ОБРАБОТКИ

СИГНАЛОВ

Изобретение относится к вычислительной технике и может быть использовано при спектральной обработке сигналов в реальном масштабе времени.

Известны цифровые устройства, предназначенные для спектральной обработки сигналов в реальном масштабе времени, содержащие формирователь квадратурных каналов, аналогоцифровые преобразоватеаи, сумматоры, вычитатели, квадра10 торы, накопители, блок извлечения квадратного корня цифроаналоговый преобразователи, пассивный запоминающий блок 1 1).

Основным недостатком этих устройств, является большой обьем аппаратуры и относительно низкое их быстродействие.

Из известных устройств наиболее близким по технической сущности является устройство, осуществляющее спек 1 тральную обработку временного ряда и содержащее аналого-цифровой преобразо ватель, формирователь квадратурных каналов, сумматоры, вычитатели1 умножители, 2 накопители, квадраторы, блок извлеч ния квадратного корня, цифроаналоговые преобразователи.

Недостатком его является значитель-, ный объем аппаратуры и относительно низкое быстродействие.

Цель изобретения вЂ” сокращение обьема аппаратуры и повышение быстродейсъ вия.

Поставленная цель достигается тем, что устройство, содержащее аналогс -цифровой преобразователь, цифроаналоговый преобразователь, блок умножении, накопитель, запоминающий блок, первый выход которого соединен с первым входом блока умножения, второй вход которого подключен к выходу аналого-цифро вого преобразователя, вход которого является входом устройства, а первый выход накопителя соединен с входом цифроаналогового преобразователя, выход которого является вьа(одом устройся ва, содержит блок вычисления функций, содержащий три регистра, три сумма3 746 то а два регистра сдвига, элемент

2 И-ИЛИ, блок формирования угла, при этом первый выход первого регистра. подключен к первому входу первого сумматора, выход которого соединен с первым входом первого регистра и первым

5 входом накопителя, первый выход которого подключен ко второму входу первого регистра, второй выход которого сое-: динен со входом первого. регистра сдвига, 10 выход которого подключен к первому входу второго сумматора, выход которого соединен с первым входом второго регистра и вторым входом накопителя, второй выход которого подключен ко второму вхо- !5 ду второго регистра, выходы которого соедйнены со входами элемента 2 И-ИЛИ, выход которого подключен ко второму " входу второго сумматора и входу второго регистра сдвига, выход которого под- 20 ключен ко второму входу первого сумматора, при этом второй выход запоминающего блока соединен с первым входом третьего сумматора, выход которого соединен с первым входом третьего регистр 25 ра, выход которого подключен ко вторсл му входу третьего сумматора, а второй вход третьего регистра соединен с выходом блока формирования угла

На фиг. 1 приведена функциональная 30 схема устройства,, цифровой обработки сигналов,на фиг. 2 - функциональная схема блока вычисления функций.

В состав устройства входят аналогоцифровой преобразователь l, блок 2 35 умножения, блок 3 вычисления функций, накопитель 4, цифроаналоговый прюбразователь 5, запомйнающий блок 6, три регистра 7, три сумматора 8, двв ре гистра 9 сдвига, элемент lO 2И-ИЛИ, 4о блок 1l формирования угла.

Устройство работает следующим образом.

С выхода аналогоцифрового преобразователя l входная информация (код выборки) Х (mT) поступает на один из входов блока умножения 2, на второй вход которого в это же время поступает с выхода запоминающего блока 6 значение огибающей импульсной реакции ревли-5О зуемого фильтра 5 (m Т )

Результат с выхода блока 2 умножения

СХ(тт).h (w > ) 3 (взвешенное значение кода выборки) поступает на первый вход

6пока 3 вычисления функций. На третий вход этого же блока поступает из заш -, минающего блока 8 значение с гсф X

:Q -номер итерации, выполняемой в бпо4 ке 3 вычисления функций, зависящий от заданной точности). Елок вычисления 3 функций на первом этапе работает по алгоритму Волдера а реМсиме поворо» тв осей координат. При этом по значению угла, определяемого. круговой частотой настройки Р «го фильтра Ю вычисляемому в блоке l l формирования

n} угла, и по взвешенному значению кода выборки на выходе блока 3 вычисления функций получаются следующие значения: на первом выходе - x,(гоТ) h(rn>) co („l) нв втором выходе -Х(Т1 h(ro).Sin(mao Ч). . ю ювао .

С выходов блока 3 вычисления функций полученная информация поступает на входы накопителя 4. В блоке ll формирования угла к этому моменту вычисляется новое значение сод rn Т {для другого

П фильтра rI< )), по которому вновь в блоке 3 вычисления функций вычисляются значения косинусной и синусной составляющих для этого фильтра. После получения данных для всех фильтров для одного значения выборки Операции IIoBTopII ся для всех фильтров по всем выборкам аналогично описанной выше. После fn п ) тактов в накопителе 4 нысодятся накопленные rl значений для косинусной и для синусной составляющих сигнала А() и В (ф м

Д(П)- : X(fAl) 4(rrIT) СО (Й1ТШ )i

6(п).й (тТ) (пЛ). >n(mr .

После этого выполняется операция детектирования, т. е, вычисления корня квадратного из суммы квадратов составt ляющих сигнала на выходе каждого филы ра

S(tl)=

Этв операция выполняется в блоке 3 вычисления функций. Зля этого информация (значения A(n) и B(n) ) с выходов накопителя 4 поступает на первый и второй входы блока 3 вычисления функций (на входы первого и второго регистров 7 соответственно). Блок 3 вычисления функций работает по алгоритму Волдерв в режиме vr прямоугольных координат к полярным что позволяет вычислить корень квадратный из суммы квадратов двух состввляюпкх сигнала. Результат вычисления Ь(О) с первого выхода блока вычисления функций (т. е. с выхода первого сумматора 8) поступает на вход !

5 746 5 цифроаналогового преобразователя 5 ч ерез накопитель 4.

Применение предложенного изобретения позволит значительно сократить аппаМ ратурный объем устройства.

Формула изобретения

Устройство для цифровой обработки 16 сигналов, содержашее аналогоцифровой преобразователь, цифроаналоговый преобразователь, блок умножения, накопитель, запоминающий блок, первый выход которого соединен с первым входом бло и ка умножения, второй вход которого подключен к выходу аналогоцифрового преобразователя, вход которого являет ся входом устройства, а первый выход накопителя соединен со входом цифро- 20 аналогового преобразователя, выход которого является . выходом устройства, .отлича ющееся тем, что, с целью сокрашения обьема аппаратуры и повышения быстродействия оно.содер- 2$ жит блок вычисления функций, содержа;щий, три регистра, три сумматора, два регистра сдвига, элемент 2 И-ИЛИ, - блаж форМироваиия угла, цри этом первый выход первого регистра подключен 3о к первому входу первого сумматора, выход которого соединен с первым входом первого регистра и первым входом иак

49 6 пителя, первый выход которого подйпочен ко второму входу первого регистра, второй выход которого соединен со входом первоГо регистра сдвига, выход которого подключен к первому входу второго сумматора, выход которого соединен с первым входом второго регистра и вторым входом накопителя, второй выход которого подключен ко второму входу второго регистра, выходы которого соединены со входами элемента .

2 И-ИЛИ, выход которого подключен ко второму входу второго сумматора и входу второго регистра сдвига, выход которого подключен ко второму входу первого сумматора, при этом второй выход запоминающего блока соединен с первым входом третьего сумматора, выход которого соединен с первым ахо дом третьего регистра, выход Kîòîðîão подключен ко второму входу третьего сумматора, а второй вход третьего регистра соединен с выходом блока форми-, рования урна.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

М 428389, кл ° Я 06 Г 15/36, 1975.

2» Авторское -csaaerenaerso СССР. и 492881, кл Cj 08 F 15/36, 1975 (прототип).

Составитель А, Баранов

Редактор И. Ковальчук Техред Ж. Кастелевич Корректор B. Синицкая

Заказ 4104/18 Тираж 751 Подписное

UHHH ПИ Государственного комитета СССР цо делам изобрвтейий и открытий

113035, Москва, Ж-35, Раушская наб ° д 4/5

Филиал HIM Патент, r. Ужгород, ул. Проектная, 4