Параллельный регистр

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советскик

Социалистических

Республик

<»788178 (61) Дополнительное к авт. саид-ву (22) Заявлено 28 ° 09 78(21) 2670330/18-24 с присоединением заявки ¹ (23) Приоритет

Опубликовано 151200. Бюллетень № 46

Дата опубликования описания 151? 80 (51) М. Кл.З

С 11 С 19/00

Государственный комитет

СССР оо делам изобретений и открытий (53) УДК681. ЗЛ. .66(088.8) (72) Авторы изобретения

И. И. Пеленович, Е. Г. Сталин, и С. Л. Лобачев (71) Заявитель (54) .ПАРАЛЛЕЛЬНЫЙ РЕГИСТР

Изобретение относится к вычислительной технике, в частности к устройствам для приема и хранения информации, передаваемой однофаэными сигналами.

Известен регистр, содержащий ячейки памяти, выполненные на триггерах и элементы управления (1) .

Известный регистр обладает низким быстродействием и невысокой надежностью.

Наиболее близким к изобретению по технической сущности является параллельный регистр, содержащий ячейки памяти, инвертор и управляющий триг- 15

rep, причем ячейки памяти первыми управляющими входами подключены к выходу инвертора, вход которого соединен со вторыми управляющими входами ячеек памяти и фазовой шиной ре- 20 ,гистра, выход управляющего триггера подключен к выходной шине регистра, а его входы соединены с вшходами ячеек памяти и инвертора (21.

Однако параллельный регистр обла- 25 дает существенным недостатком, заключающимся в его ограниченных возможностях, так как после приема информации в ячейки памяти и формирования сигнала о приеме информации, тре- 30 буется подать на выхоцные информационные шины уровни напряжений, соответствующих логической "1". Только в этом случае регистр хранит записанную в ячейки памяти информацию.

Цель изобретения — расширение области применения регистра за счет его работы с произвольной органиэацией смены состояний входной информации.

Поставленная цель достигается тем, что в параллельный регистр, содержащий ячейки памяти, первые входы которых соединены с выходом первого инвертора и первым входом управляющего триггера, вход первого инвертора подключен ко вторым входам ячеек памяти и к шине записи, выходы ячеек памяти соединены со вторыми входами управляющего триггера, и шину управления, введены элементы И-НЕ, элемент

И-ИЛИ-НЕ, два триггера, второй и третий инверторы, вход второго инвертора соединен с шиной управления и первыми входами первых элементов И-НЕ, вторые входы которых подключены к информационным входам регистра и к первым вхОдам элемента И-ИЛИ-НЕ, выход которого подсоединен к первому входу первого триггера, вторые входы пер788178 вого триггера соединены с выходом третьего инвертора, вход которого соединен с выходом второго инвертора и вторым входом элемента И-ИЛИ-НЕ, выходы первых элементов И-НЕ соединены с третьими входами элемента

И-ИЛИ-НЕ, первыми входами второго элемента И-НЕ и третьими входами ячеек памяти, второй вход второго элемента И-НЕ соединен со входом первогО инвертора, выход управляющего триггера соединен с первым входом BTopoFo lO триггера и третьими входами первых элементов И-НЕ, выход второго элемента И-НЕ подсоединен ко вторым входам первого и второго триггеров, выход второго триггера соединен с выходом )$ регистра, а выход первого триггера подключен к шине записи.

На чертеже изображена функциональ- ная схема предлагаемого параллельного регистра.

Регистр содержит ячейки 1.1-1.п памяти (где и — число разрядов), инверторы 2-4, элемент И-HE 5, элемент

И-ИЛИ-НЕ 6, триггеры 7 и 8, управляющий триггер 9, элементы И-НЕ 10.1-10.пР5 шину 11 управления, шину 12 записи, информационные входы 13.1-13.п.

Параллельный регистр работает следующим образом.

В начальный момент времени информа-3Q ция в регистре отсутствует и поэтому все ячейки 1.1-1.п памяти находятся в состоянии гашения. На шине 12 регистра находится уровень логического

"0", на выходе управляющего триггера

9 — уровень логической "1", на шине 11 управления — также логический "0".

При этом на выходе элемента И-НЕ 5 устанавливается уровень логической

"1", на выходе элемента И-ИЛИ-НЕ б уровень логического "0", а на выходе 40 второго триггера 8 устанавливается уровень логической "1", что говорит о готовности регистра к приему информации. Все элементы И-НЕ 10.1-10.п закрыты, так как на шине 11 управле- 4$ нья присутствует логический "0".

Занесение информации в регистр происходит следующим образом. После того, как на информационных входах

13.1-13.п будет сформирована информа- gp ция для занесения в регистр, на шину управления 11 подается уровень логической "1".

Этим сигналом открываются элементы

И-рЕ 10.1-10.п и информация, проходя через них, поступает на входы элементов 5 и 6, а также на входы ячеек l.1-1..п памяти. Но запись в ячейки

1.1-1 .и памяти не происходит до того, как на шине 12 не установится уровень логической "1".. Для этого необходимо, 40 чтобы на выходах элементов 5 и б присутствовали уровни логической "1".

На выходе элемента 5 устанавливается уровень логической "1",.так как на шине 12 устанавливается уровень ло- 65 гического "0". Единичныи уровень на выходе инвертора 4 после установления на шине 11 управления уровня "1" появляется через время, определяемое суммой задержек на инверторах 3 и 4.

Уровень логической "1" на выходе элемента 6 возникает только когда все элементы 10.1-10.п перейдут из закрытого состояния в открытое, а на выходе инвертора 3 установится уровень логического "0". Когда на выходах элементов 10.1-10.п появятся сигналы, значения которых противоположны значениям сигналов на информационных входах этих элементов, на шине 12 также устанавливается уровень логической "1", что служит указанием на запись информации в ячейки 1.1-1.п памяти. Заканчивается прием информации переходом выхода управляющего триггера 9 из состояния "1" в состояние "0". Этим сигналом закрываются элементы 10.1-10.п, на выходе элемента 5 устанавливается значение логического "0". При этом на выходе элемента 6 находится сигнал "1". По совпадению сигналов логического "0" на выходе управляющего триггера 9 и элемента 5 триггер 8 выдает на выход 14 устройства уровень логического "0" и тем самым указывает на переход в режиме хранения информации в регистре и разрешение на изменение информации на информационных входах 23.1-13.п. Таким образом, произзедено занесение информации в регистр и отключение от информационных входов 13.1-13.п.

При необходимости перехода регистра из режима хранения в режим гашения указанием на такой переход является подача уровня логического "0" на шину 11 управления регистра. При этом на выходах элементов 10 никаких изменений не происходит, однако изменяется сигнал на выходе инвертора

3: он переходит в состояние "1", так как на выходах элементов 10 высокие уровни, сигнал на выходе элемента 6 переходит из "1" в "0". После того, как на выходе инвертора 4 также установится уровень логического "0", изменяет свое значение сигнал на выходе триггера 7, перейдя из "1" в "0", тем самым давая инструкцию погасить ячейки 1.1-1.п памяти.

После перехода всех ячеек памяти в режим гашения изменяется состояние управляющего триггера 9. На его выходе появляется высокий уровень, соответствующий логической "1", который совместно с высоким уровнем на выходе элемента 5 приводит к изменению сигнала на выходе триггера 8 и устанавливает на его выходе уровень логической "1", тем самым индицируя переход регистра в режим гашения.

Предлагаемый регистр позволяет работать с источником информации, об788178

Составитель А. Воронин

Редактор И. Нанкина Техред Е.Гаврилешко Корректор E. Папп

Заказ 8361/60 Тираж 662 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Ыосква, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", r. Ужгорсд, ул. Проектная, 4 ладающим произвольной организацией смены состояния информационных шин в то время, как известный работает только с источником информации, обладающим состоянием гашения между двумя последовательными состояниями информационных шин, что упрощает работу с источником информации и поВышает надежность устройства.

Формула изобретения (0

Параллельный регистр, содержащий ячейки памяти, первые входы которых соединены с выходом первого инвертора и первым входом управляющего триггера, вход первого инвертора подключен ко вторым входам ячеек памяти и к шине записи, выходы ячеек памяти соединены со вторыми входами управляющего триггера, и шину управления, отличающийся тем, что, с целью расширения области применения регистра за счет его работы с произвольной организацией смены состояний входной информации, в него введены элементы И-НЕ, элемент И-ИЛИ-НЕ, два триггера, второй и третий инверторы, вход второго инвертора соединен с шиной управления и первыми входами первых элементов И-НЕ, вторые входы которых подключены к информационным входам регистра и к первым входам элемента И-ИЛИ-НЕ, выход которого подсоединен к первому входу первого триггера, вторые входы первого триггера соединены с выходом третьего инвертора, вход которого соединен с выходом второго инвертора и вторым входом элемента И-ИЛИ-НЕ, выходы первых элементов И-HE соединены с третьими входами элемента И-ИЛИ-НЕ, первыми входами второго элемента И-НЕ и третьими входами ячеек памяти, второй вход второго элемента И-НЕ соединен со входом первого инвертора, выход управляющего триггера соединен с первым входом второго триггера и третьими входами первых элементов

k .-НЕ выход второго элемента И-НЕ подсоединен ко вторым входам первого и второго триггеров, выход второго триггера соединен с выходом регистра, а выход первого триггера подключен к Шине записи.

Источники информации, принятые во внимание при экспертизе

1. На Великобритании

Р 1378199, кл. G 11 С 19/00, 1974.

2. Авторское свидетельство СССР

Ф 583480, кл. G 11 С 19/00, 04.02.76 (прототип).