Устройство фазирования циклов многоканальной системы передачи дискретной информации

 

(72) Автор изобретения

И.Ф. Хомич I

/,,,", Пензенский завод-ВТУЗ при заводе ВЭф,"Яилиай Пензен кс(го политехнического института) /

1 г (71) Заявитель (54) УСТРОЙСТВО ФАЗИРОВАНИЯ ЦИК31ОВ

МНОГОКАНАЛЬНОЙ СИСТЕМЫ ПЕРЕДАЧИ

ДИСКРЕТНОЙ ИНФОРМАЦИИ

Изобретение относится к электро= связи и может быть использовано для

Ф цикловой синхронизации многоканаль.ной системы при временном уплотнении дискретизированного телефонного или группового канала связи.

Известно устройство фазирования циклов многоканальной системы передачи дискретной информации с временЯ ным разделением каналов, содержащее на приеме объединенные по входу сумматор по модулю два и блок поиска.фазирующей последовательности, выход которого через датчик фазирующей последовательности подключен к второму входу сумматора по модулю два, выход которого подключен ко входу распределителя, к управляющему входу которого через счетчик циклов подключен выход дешифратора (1}.

Однако известное устройство имеет сравнительно. большое время фазирования.

Цель изобретения — сокращение ,аремени фазирования.

Указанная цель достигается тем, что в-:устройство фаэирования циклов, многоканальной системы передачи дискретной информации с временным разделением каналов, содержащее на приеме объединенные по входу сумматор по модулю два и блок поиска фазирующей последовательности, выход которого через датчик фазируищей последовательности подключен к второму входу сумматора по модулю два, выход которого подключен ко входу распределителя, к управляющему входу которого через счетчик циклов подключен выход дешифратора, введены на приеме датчик синхроиизирующей последовательности, кодопреобразователь, анализатор, а также последовательно соединенные коммутатор, блок поиска синхронизирующей последовательности и блок управления, к второму и третьему входам которого подклю896782

t0

15 чены оответственно выход анализатора и второй ьыход блока поиска фазирующей последовательности, к второму входу которого непосредственно и через кодопреобразователь, к второму входу датчика фазирующей последовательности подключен первый выход блока управления, второй выход которого подключен к одному из входов коммутатора и второму входу блока поиска синхронизирующей последовательности, второй выход которого подключен к второму входу кодопреобразователя и входу датчика синхронизирующей последовательности, выходы которого подключены ко входам дешифратора, при этом выходы распределителя подключены ко входам коммутатора, второй выход которого через анализатор подключен к второму входу счетчика циклов.

На чертеже приведена структурная электрическая схема предлагаемого устройства.

Устройство содержит на передаче распределитель 1, счетчик 2 циклов, датчик 3 фазирующей последовательности (ФП) и сумматор 4 по модулю два, а на приеме датчик 5 фазирующей последовательности, сумматор 6 по модулю два, распределитель 7, коммутатор 8, анализатор 9, счетчик

10 циклов, блок 11 управления, блок

12 поиска фазирующей последовательности, блок 13 поиска синхронизирующей последовательности (C11), датчик 14 синхронизирующей последовательности кодопреобразователь

15 и дешифратор 16.

Устройство работает следующим образом.

На передающем конце: линии связи распределитель 1, управляемый счетчиком 2 циклов, поочередно подключает информационные каналы,l-m к общему каналу связи, причем один из каналов, например m-ый используется в качестве канала синхронизации.

Датчик 3 фаэирующей последовательности вырабатывает непрерывно рекуррентную последовательность макси, 11 мального периода 2 -1 дв. знаков, описываемую многочленом

Pja(=a„X" +a„„X" +... СМ,(,,1, которая складывается в сумматоре 4 по модулю два со знаками, поступающими с выхода распределителя 1.

Таким образом, в канал связи будет передаваться случайная равновероятная последовательность двоичных знаков независимо от статистической структуры последовательностей в информационных каналах. В результате этого повышается устойчивость рабаты приемного устройства синхронизации тактовых частот, что обеспечивает более высокую стабильность в работе и приемного устройства цикловой синхронизации.

При этом в канале синхронизации будет следовать каждый m-ый знак исходной ФП, образуя рекуррентную

СП описываемую многочленом

Qt< (= ЬИ К + Sg ) X 1+ xw который однозначно определяется многочленом Р(Х ).

В частном случае, когда m=2 где =1,2,3...Q(x)=Р(х).

На приемном конце линии связи знаки, вырабатываемые датчиком 5 ФП, исключаются с помощью сумматора Ь по модулю два из принимаемой последователнности знаков, после чего производится ее раскоммутация распределителем 7 по информационным каналам и каналу синхронизации.

При наличии синхронизма в рабате приемного устройства на вход анализатора 9, подключенного через коммутатор 8 к каналу синхронизации,: будет поступать нулевая последовательность (при отсутствии ошибок в канале связи).

Б том случае, когда происходит сбой цикловой фазы датчика 5 ФП и распределителя 7., управляемого счетчиком 10 циклов, на входе анализатора 9 будет иметь место случайная равновероятностная последовательность единиц и нулей. Тогда блок ll управления включает блок 12 поиска фазирующей последовательности для выделения 0-значных комбинаций и синхронизации датчика 5 ФП, а также блок 13 поиска СП для выделения СП по каналам и фазирования датчика 14 СП.

Указанные последовательности . могут быть выявлены на основе рекуррентных проверок в соответствии с многочленами P(x) и Q(x).

Ввиду того, что в информационных каналах комбинации. передаваемых сообщений могут периодически череда896782 4 ваться с комбинациями отсутствия информации (из-за режима асинхронного сопряжения информационных каналов) то в предлагаемом устройстве нет необходимости через каждые К циклов прерывать передачу информации для передачи комбинаций фазирования.

Введение датчиков 5 ФП и 14 СП в синхронизм может быть осуществлено автоматически и по информационным каналам, где отсутствует передача информации в течение времени, равном или превышающем дв. знаков (где

2 — длина селектируемого отрезка

ФП или СП), что в конечном счете сокращает время фазирования.

Выделение в блоке 13 поиска СП серии 1:=n+S знаков без ошибок (S— число проверок на соответствие рекуррентному закону образования СИ) достаточно для фазирования датчика

14 СП, причем.селектируемые И знаков СП могут быть преобразованы кодопреобразователем 15 в соответствующие знаки ФП и для фазирования датчика 5 ФИ, если он не успел засинхронизироваться от блока 12 поиска ФП.

Б частном случае, когда происходит рассинхронизация, например, только датчика 5 ФИ, на входе анализатора 9 будет присутствовать рекуррентная последовательность (с.к. сложение по модулю два двух несфазированных рекуррентных последовательностей образуют ту же самую рекуррентную последовательность), íî с отличным Фазовым сдвигом, выделение которой блоком 13 поиска С11 будет произведено без осуществления операции поиска по каналам, что повышает быстродействие фазироваиия датчика 5

5 ФП через кодопреобразователь 15.

При рассинхронизации только распределителей достаточно с помощью анализатора 9 определить канал синхронизации, где следует нулевая последовательность, чтобы сфазировать счетчик 10 циклов. Кроме того, счетчик

l0 циклов может быть засинхронизирован и от датчика 14 CII при выделении на дешифраторе 16 и-значных комбинаций соответствующих началу цикла.

Таким образом, в предлагаемом устройстве фазирования циклов многоканальной системы передачи дискретной информации с временным разделением каналов, синхронизация может быть. восстановлена после сбоя на любом отрезке принимаемой информационной . последовательности, причем с разграничением случаев рассинхронизации датчиков или распределителей.

При этом при отсутствии передаваемой информации иа одном или несколь ких информационных. каналах, позволяет устройству автоматически с повышенным быстродействием обеспечить захват цикловой фазы, в результате этого существенно сокращается время фазирования.

Формула изобретения

26

Устройство фазирования цик.;ов многоканальной системы передачидискретной информации с временным разделением каналов, содержащее на приеме объединенные по входу сумматор по модулю два и блок поиска фазирующей последовательности, выход которого через датчик фазирующей последовательности подключен к второму входу

211 сумматора по модулю два, выход которого подключен ко входу распределителя, к управляющему входу которого через счетчик циклов подключен выход дешифратора, о т л и ч а ю—

33 щ е e c я тем, что, с целью сакращения времени фазирования, введены ! на приеме датчик синхронизирующей последовательности, кодопреобразователь, анализатор, а также последова40 тельно соединенные коммутатор, блок

„поиска синхронизирующей послеоззтельпости и блок управления, к второму и третьему входам которого подключены соответственно выход анализатора и второй выход блока поиска фазирующей последовательности, к второму входу которого непосредственно и через кодопреобразователь к второму входу датчика фазирующей.последовательности подключен первый выход 4 блока управления, второй выход которого подключен.к одному из входов коммутатора и второму входу блока поиска, синхронизирующей . последовательности, второй выход которого подключен к второму входу кодопреоо разователя и входу датчика синхронизирующей последовательности, выходы которого подключены ко входам де-

896782

СоставмФеаь Г.Лерантович

Редактор В Пилипенко Техред А. Ач

Корректор В.Синицкая

Подписное

Заказ !1726 45 Тираж 684

ВНИИПИ Государственного комитета СССР по делам изобретений и открытнй

113035, Москва, Ж-35, Раушская наб., д. 4/5

Фцлиал IIIIII Патент", г. Ужгород, ул. Проектная, 4 мифратора, при этом выходы распределителя подключены ко входам коммутатора, второй выход которого через анализатор подключен к второму входу счетчика циклов.

Источники информации, принятые во внимание .при экспертизе

1. Авторское свидетельство СССР

Ф 4J4749, кл. Н 04 L 7/08, 1973

5 (прототип)е