Накапливающий сумматор

 

Союз Советскин

Социалистические

Республик

ОП ИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

920708 (б! ) Дополнительное к авт. свид-ву (22) Заявлено 17. l 2. 79 (21) 2855606/18-24 (5l)M. Кд. с присоединением заявкй 36 (23) П р нори тет

G 06 F 7/50

9мударстаннвй квинтет

CCCP аа делен нзобретеннй н апрнтнй

Опубликовано 15.04.82 ° Бюллетень № l4 (53) УЛК 681. 325.

° 5(088.8) Дата опубликования описания 15.04.82 (72) Авторы изобретения

В.Д.Козюминский В.А.Мищенко и А.Н.Сема фср. (7l ) Заявитель (54) НАКАПЛИВАЮЩИЙ СУММАТОР

Изобретение относится к вычислительной технике и может использоваться для построения устройств арифметической и логической обработки двоичных чисел.

Известен накапливаниций сумматор, содержащий в каждом разряде триггер, пять элементов И, два элемента задержки, выход переноса и выход результата, информационный вход и две управляющие шины для сдвига вправо и сдвига влево (1).

Недостатком такого сумматора является ограниченный набор математических операций {не реализует логических операций).

Наиболее близким к предлагаемому является накапливающий сумматор, содержащий триггерный накапливакиций регистр, триггерный приемный регистр; элементы И и ИЛИ, причем в каждом разряде единичный вход приемного регистра подключен к первым входам первого и второго элементов И, ко второму входу второго элемента И подключена шина разрешения выдачи кода иэ приемного регистра, а выход его соединен с первым входом первого элемента ИЛИ, второй вход котордго сое5 динен с выходом третьего элемента

И, первый вход которого подключен к выходу переноса из младшего разряда, а второй вход — к шине разрешения сложения, выход первого элемента ИЛИ подключен к счетному входу триггера накапливающего регистра, единичный выход которого подключен к первому входу четвертого элемента И, ко второму входу которого подключена шина разрешения приема кода . в приемный регистр иэ накапливающе го регистра, а выход его подключен к единичному входу триггера приемного регистра, а нулевой выход триггера накапливающего регистра подключен к первому входу второго элемента ИЛИ, ко второму входу которого подключен выход переноса иэ младше3 920708 го разряда, а выход соединен со вторым входом первого элемента И, выход которого является выходом переноса из p,àííoão разряда. Этот сумматор наряду со сложением операндов реализует логические операции конъюнкции и дизъюнкции операндов t2j, Недостатком такого сумматора также является ограниченный-набор производимых математических операций (не реализует большинства логических операций двух операндов).

Цель изобретения " расширение области применения путем увеличения !

5 набора производимых в накапливающем сумматоре математических операций.

Поставленная цель достигается тем, что накапливаюшИй сумматор, каждый разряд которого содержит триггер, элемент И и два элемента ИЛИ, выход

2Î первого из которых соединен со счетным входом триггера, выход которого является выходом суммы данного разряда сумматора, каждый разряд сумматора содержит два мультиплексор а, информационные входы которых подключены к управляющим входам сумматора, а уп" равляняцие входы подключены к инфофма" ционным входам данного разряда сумматора и выходу триггера, стробирующие входы мультиплексоров подключены ко входу разрешения выполнения: операции сумматора, выход первого мультиплексора соединен с первым входом первого элемента ИЛИ, второй вход которого подключен ко входу переноса данного разряда сумматора и первому входу элемента И, второй вход которого соединен с выходом тригге4О ра, а выход элемента И соединен с первым входом второго элемента ИЛИ, второй вход которого соединен с выходом второго мультиплексора, выход второго элемента ИЛИ является выходом переноса данного разряда сумма45 тора.

Схема такого сумматора помимо сложения кодов двух двоичных чисел реализует все логические функции двух переменных над этими кодами, а также выполняет математические операции„ представляющие собой одновременную логическую обработку двух двоичж х чисел со сложением результатов этой обработки. Это расширяет набор математических операций, производимых устройством.

На фиг. 1 представлена схема одного разряда накапливающего сумматора, на фиг. 2 — схема мультиплексора.

Схема накапливающего сумматора (фиг. 1) содержит мультиплексоры l и 2, элементы ИЛИ 3 и 4, элемент

И 5, триггер 6, управляющие входы

7 и 8, информационный вход 9 и вход

l0 переноса, вход 11 разрешения выполнения операции, выход 12 суммато;. ра и выход 13 переноса.

Схема мультиплексора (фиг. 2)

I содержит элементы И 14-17, ИЛИ 18, НЕ 19 и 20, управляющие входы 21 и

22, информационные входы 23-26, стробирующий вход 27 и выход 28, В схеме накапливающего сумматора информационные входы мультиплексоров и 2 подключены соответственно к- группам управляющих входов 7 и 8 сумматора, а их управляющие входы попарно объединены и подключены соответственно к информационному входу 9 сумматора и к выходу триггера 6. Выход мультиплексора 1 соединен со входом элемента ИЛИ 3, выход которого соединен со счетным входом триггера 6, выход которого подключен к выходу 12 сумматора. Второй вход элемента ИЛИ 3 соединен со входом

10 переноса сумматора и со входом элемента И 5, второй вход которого соединен с выходом триггера 6, а вы-ход элемента И 5 соединен со входом элемента ИЛИ 4, выход которого является выходом переноса сумматора, а второй вход этого элемента соединен с выходом мультиплексора 2.

Перед началом выполнения любой математической операции из набора реализуемых :од одного из двух операндов A и В, участвующих в операции, например код А, заносится в триггер 6, для чего этот код подается на информационный вход 9, а муль— типлексор l настраивается с помощью сигналов управления И 1-И 1, подава— емых на группу управляющих входов

7, на реализацию логической функции возбуждения триггера Aq g Aq, где а — сигнал снимаемый с выхода ! триггера 6. Под действием импульсного сигнала С, подаваемого на вход

11 разрешения выполнения операции, на выходе мультиплексора 1 вырабатывается сигнал возбуждения триггера

6 и происходит запись в триггер 6 кода А. Длительность сигнала С выбирается из условия обеспечения устой—

920708

5 чивой работы триггера б и ис.;люче" ния эффекта "гонок". После записи в триггер б числа А на информационный вход 9 поступает код второго операнда В. Настройка накапливающего сумматора на выполнение требуемой математической операции осуществляется с помощью сигналов управления Ил-И

При этом, если реализуемая операция является только логической, то сиг- )О налы управления И -И мультиплексора

2 равны нулю. В этом случае выходной сигнал переноса Р не формируется., Для выполнения некоторой произвольной математической операции из набора ре- )5 ализуемых код настройки устройства легко находится по таблице истинности этой операции.

Рассмотрим пример реализации операции S=A+(A%8)> таблица истинности 26 которой, имеет вид

Здесь Р,, — входной сигнал переноса, подаваемый на вход 10, Sj, — сигнал результата операции, совпадающий с содержимым триггера б после выполнения операции.

Для перевода триггера из состояния начального, напрнмер, соответствующего коду В, в конечное состояние 40

Sj, необходимо выработать сигнал воз-. буждения триггера — сигнал Ф!

Логическую функцию сигнала возбуждения Ф легко найти по таблице истинности операции с учетом того, что триггер по счетному входу реализует логическую опера- цию сложения по модулю два

Для настройки устройства на реализацию заданной операции 5=А+(АФВ)

I необходимо подать коды Ф=0111 и

Р=0001, представляющие собой значения сигналов Ф; и Р таблицы при Р;„.)

=0 в качестве сигналов управления соответственно И.)-И,и И5-И5 на входы мультиплексоров 7 и 8.

После подачи на вход 11 разрешения выполнения операции импульсного сигнала С мультиплексором 2 вырабатывается сигнал переноса Р а мультиплексором - сигнал возбуждения триггера.

Для выполнения условий отсутствия гонок и йсполнения сигналов Ф; и

P(< друг на друга следует задержку элемента ИЛИ ч увеличить по отноше" нию к задержке элемента ИЛИ 3.

В результате настройки мультиплексоров ) и 2 на реализацию в них раз" личных логических функций переменных

А и В возможно выполнение в сумматоре до 256 различных математических операций типа S=f (А, B)+f (А, 8), где f l((А, В) и fj (А, 8) — произвольные логические функции переменных

АиВ.

Расширение набора математических операций, производимых сумматором, позволяет овьппать быстродействие устройств обработки двоичной информации, выполненных на основе данного накапливающего сумматора, за счет увеличения сложности вычислений, производимых в каждом такте работы этих устройств. Например, для выполнения операции S=(AvB) + (МВ) в известном устройстве требуется последовательно выполнить три операции:

S =AHAB; S =АЗB и S=S+S. Выполнение же этой аперации в данном устройстве производится за один такт.

Кроме того, расширение набора математических операций позволяет сократить номенклатуру устройств, реализующих операции,.относящиеся к операциям типа f1(А, B)+fj (А, В) заменив их одним данным устройством.

Экономический эффект от применения данного сумматора получается эа счет возможного сокращения номенклатуры накапливающлх сумматоров, применяемых при построении устройств обработки информации, а также за счет повьппения производительности средств обработки вследствие расширения набора реализуемых математических операций.

920

Формула иэ обретения

708 8 го мультиплексора соединен с первым входом первого элемента ИЛИ, второй вход которого подключен ко входу переноса данного разряда сумматора и первому входу элемента И, второй вход которого соединен с выходом триггера, а выход элемента И соединен с первым входом второго элемента

KIlN, второй вход которого соединен с выходом второго мультиплексора, выход второго элемента ИЛИ является выходом переноса данного разряда сумматора.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

Ф 375645, кл. G 06 F 7/385, 1973.

2. Авторское свидетельство СССР

Ф 531157, кл. G 06 F 7/50, 1976 (прототип) .

Накапливающий сумматор, каждый разряд которого содержит триггер, элемент И и два элемента ИЛИ, выход первого из которых соединен со счетным входом триггера, выход которого является выходом суммы данного разряда сумматора, о т л и ч а ю щ и йс я тем, что, с целью расширения tp области применения за счет увеличения набора производимых математических операций, каждый разряд .сумматора содержит два мультиплексора, информационные входы которйх подключены 5 к управляющим входам сумматора, а управляющие входы подключены к информационным входам данного разряда сумматора и выходу триггера, стробирующие входы мультиплексоров под- 2б ключены ко входу разрешения выполнения операции сумматора, выход перво-.

920708

Составитель В. Кайданов

Редактор Л.Авраменко Техред A.Áàáèíåö Корректор С. Шекмар

Заказ 2343 55 Тираж 732 Подписное

ВНИИПИ Государственного комитета СССР по.делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал IUIII Патент, r. Ужгород, ул. Проектная, 4