Устройство для обработки информации датчиков

 

Союз Советскик

Социалистичесиик

Республик

ОП ИСАНИЕ

ИЗОБРЕТЕН ИЯ

К, АВТОРСКОМУ СВИДЕТЕЛЬСТВУ ()955093 (61) Дополнительное к авт. спид-ву (22) Заявлено 05. 05. 80 (21) 2920276/18-24 с присоединением заявки №вЂ” (23 } Приоритет (5I)M. Кл.

6 06 F 15/46

G 05 В 19/18

9вудеретееные кемитет

CCCP

No девам взебретени11 и етерытиВ

Опубликовано 30. 08. 82. Бюллетень № 32 (53) УДК 681.325. .22(088.8) Дата опубликования описания 30, 08. 82

Ю. С. Бараник, В. Я. Яковлев и А. И. Лисогорский-» (72) Авторы изобретения

» (,- 1 (71) Заявитель (54) УСТРОЙСТВО ДЛЯ ОБРАБОТКИ ИНФОРМАЦИИ ДАТЧИКОВ

Изобретение относится к вычислитель ной технике и автоматике и может быть использовано для управления технологическим оборудованием с большим количеством датчиков и исполнительных ор5 ганов в машиностроительной, электронной и других отраслях промышленности.

Известно устройство йреобразования дискретных сигналов для управления производственными механизмами, которое содержит группу входных шин, по которым сигналы о состоянии управляемого объекта через входные преобразо-. ватели поступают на решающий узел, который производит преобразование входных дискретных сигналов в соответствии с управляющей программой, записанной в памяти программ, после чего, преобразованные сигналы с помо- щ щью дешифратора запоминаются в соответствующих выходных преобразователях на выходных шинах которых осуществляется коммутация исполнительных органов согласно заданному закону управления 11) .

Известное устройство не обеспечивает высокого быстродействия преобразования дискретных сигналов при управ лении сложным оборудованием ввиду применения последовательйых алгоритмов, имеет низкую достоверность результатов преобразования, что сужает область его применения.

Наиболее близким по технической сущности к изобретению являе гся устройство, которое содержит генератор тактовых импульсов, входной модуль, на входные контакты которого подается информация о состоянии внешнего устройства и преобразуется им в логическую величину "0" или . "1". По команде, находящейся в памяти управ- ляющей программы (памяти программ), при помощи схемы изменения входа (входной коммутатор) информация от соответствующего внешнего устройства постуйает на схему логических опе3 95509 раций, где производится ее анализ на требуемое состояние в соответствии с текущей командой. Последовательность управления требуемой цепной диаграммой определяется последовательностью команд управляющей программы, вводимой в память программ с помощью схемы последовательного ввода. Результирующее управляющее выходное значение, полученное с помощью схемы >g логических операций, поступает через схему изменения выхода (дешифратор) и схему преобразования и запоминания (выходной преобразователь) на выходные устройства. Контрольная флаго- вая система, входящая в схему логических операций, запоминая удовлетворительный результат операций "ИЛИ" или неудовлетворительный результат операции "И", позволяет пропустить оставшуюся часть операции (2) . !

Недостатком данного устройства яв. ляется то, что для реализации одной логической функции требуется произво-

: дить опрос внешнего сигнала и анализ его на требуемое состояние с запоминанием результата по неоколько раз в течение одного цикла вычисления. Это приводит к снижению быстродействия, увеличению шагов программиров|ания, а значит и объема управляющеи программы в целом. Помимо этого, для реализации нескольких функций, имеющих общую часть, требуется производить обработку ее для каждой функции,!З5

Это также ведет к увеличению времени цикла решения управляющей программы, ее объема и увеличению шагов программирования.

Кроме того, известное устройство не имеет возможности возврата к началу программы после завершения последней логической операции, что приводит к увеличению времени обработки за счет опроса. всего объема памяти, за- 4 ложенного в устройстве, так как рабочая программа может занимать незначительную ее часть.

Недостатком этого устройства является также отсутствие возможности запоминания и сохранения информации о местоположении управляемого объекта в цикле, что существенно снижает область применения данного устройст.ва, так как полностью детерменирЪван- >> ные объекты управления применяются достаточно редко. Например, при многократном возврате механизма в одно и

3 4 то же положение необходимо запоминание количества совершенных ходов.

Кроме того, работа известного устройства в условиях индустриальных помех подвержена ложным срабатываниям, ввиду того, что на исполнительные органы поступают выходные сигналы в результате однократной обработки входных сигналов. Особенно это критично при подключении к выходным преобразователям быстродействующих исполнительных органов (например, при подключении тиристорных усилителей) и при наличии синхронных помех, которые могут совпадать с обработкой одних и тех же участков программы. Таким образом, достоверность преобразования входных сигналов известным устройством в условиях промышленной эксплуатации невысокая.

Данное устройство требует последовательного включения питания самого устройства и питания исполнительных, органов, которые подключены к выходам выходных преобразователей устройства.

Это связано с тем, что при одновременной подаче питания на устройство и, исполнительные органы возможны ложные срабатывания последних из-за неопределенности состояния элементов памяти устройства. Этот недостаток снижает область применения устройства и

его надежность.

Цель изобретения - повышение быстродействия и надежности устройства.

Поставленная цель достигается тем, что в устройство, содержащее входной коммутатор, информационные входы которого соединены соответственно с выходами блока рассогласования параметров сигналов, вход которого является первым информационным входом устройства, выходной коммутатор, выход которого является выходом устройства, блок памяти программ, информационный вход которого является вторым информационным входом устройства, а выход подключен к информационному входу буферного регистра,. дешифратор и генератор .тактовых импульсов, введены счетчик адреса памяти, схема сравнения, коммутатор информации, формирователь сигналов пуска и останова, узел установки исходного состояния, регистр вывода, узел памяти, элемент

И,мультиплексор, дешифратор номера узла памяти, счетчик, коммутатор узлов па, мяти, мажоритарный элемент и сдвиговый . регистр, информационный вход которо5 955 го соединен с выходом входного коммутатора, а выход подключен к адресному входу мультиплексора, выход которого соединен с первым входом элемента И, второй вход которого яв- 5 ляется входом возврата в исходное состояние устройства, выход элемента

И соединен с информационными входами трех узлов памяти, выход каждого из которых соединен с соответствующими информационными входами коммутатора узлов памяти и мажоритарного элемента, выход которого подключен к информационному входу регистра вывода и к первому входу входного коммутатора, второй вход которого соединен с выходом коммутатора узлов памяти, управляющие входы узлов памяти соединены соответственно с выходами дешифратора номера узла памяти, адрес- 20 ный вход которого и адресный вход коммутатора узлов памяти соединены с выходом счетчика, вход которого и установочный вход счетчика адреса па,мяти соединены с выходом схемы сравI нения, вход которой и информационный вход коммутатора информации соединены с выходом буферного регистра, первый выход коммутатора информации соединен с адресными входами узлов па- 30 мяти, с третьим входом входного ком мутатора и информационным входом дешифратора, второй выход подключен к информационному входу мультиплексора

У выход счетчика адреса памяти соединен с адресным входом блока памяти программ, первый, второй и третий управляющие входы формирователя сигналов пуска и останова являются соответ. ственно входами пуска, останова и прерывания. устройства, четвертый управляющий вход формирователя сигналов пуска и останова и установочный вход регистра вывода соединены с выходом узла установки исходного со стояния, вход которого является входом питания устройства, выход формирователя сигналов пуска и останова соединен с управляющим входом дешиф ратора, управляющие входы регистра вывода соединены соответственно с

50 выходами дешифратора, а выходы под" ключены соответственно к входам выходного коммутатора, тактовые входы счетчика адреса памяти, дешифратора номера узла памяти, буферного регист- ра, коммутатора информации, сдвигового регистра и формирователя сигналов пуска и останова соединены соответст093 d венно с выходами генератора тактовых импульсов.

Кроме того, формирователь сигналов пуска и останова содержит триггер, элемент И-НЕ и четыре элемента

НЕ, причем входы первого, второго и третьего элементов НЕ являются соот-.. ветственно первым, вторым и третьим управляющими входами формирователя, выход первого элемента НЕ соединен с первым входом триггера, второй вход которого подключен к выходу второго элемента МЕ, третий вход триггера является четвертым управляющим входом формирователя, выход триггера через четвертый элемент НЕ соединен с первым входом элемента И-НЕ, второй вход ко торого подключен к выходу третьего элемента НЕ, третий вход является тактовым входом устройства выход элеменР та И-НЕ является выходом формирователя.

Узел установки исходного состояния в устройстве содержит три резистора, конденсатор, диод.и два последевательно соединенных элемента НЕ, причем первые выводы трех резисторов и конден" саторъ объединены, второй вывод первого резистора и объединенные вторые выводы второго резистора и конденсатора являются входом узла, второй ,вывод третьего резистора и катод диода соединены с входом первого элемента НЕ, -выход второго элемента НЕ соединен с анодом диода и с выходом узла.

На фиг. 1 представлена схема устройства; на фиг. 2. — пример выполнения формирователя сигналов пускаои останова; на фиг. 3 - пример выполнения узла установки исходного состояния.

Устройство содержит блок 1 согласования параметров сигналов, входной коммутатор 2, сдвиговый регистр 3, генератор 4 тактовых импульсов, муль. типлексор 5, элемент И 6, узлы 7-9 памяти, коммутатор 10 узлов памяти, мажоритарный. элемент ll, дешифратор !

2 номера узла памяти, счетчик 13, регистр 14 вывода, блок 15 памяти программ, счетчик 16 адреса памяти, буферный регистр 17, схему 18 сравнения, коммутатор 19 информации, дешифратор 20, выходной коммутатор 21 формирователь 22 сигналов пуска и останова, узел 23 установки исходного состояния, информационный вход 24 и управляющий вход 25 устройства, 7 955093 входы 26-28 пуска, останова и прерывания устройства, вход 29 источника питания, выход 30 устройства, элементы НЕ 31 и 32, элементы И-НЕ 33 и 34, составляющие триггер элементы НЕ 35 и

И-НЕ 36, элемент НЕ 37, резисторы

38-40, конденсатор 41, диод 42, элементы НЕ 43 и 44.

Устройство работает следующим образом.

В блок 15 памяти программы вводятся ся данные, состоящие из последовательности управляющих команд. Такая последовательность и определяет требуемый алгоритм преобразования дискретных сигналов. Формат управляющей команды имеет следующий вид:

20 где А1 А2. ..AN — коды адресов входов коммутатора 2 и соответствующей ячейки узлов 7-9 памяти;

"И" — код инструкции, определяющей вид функции, связывающей переменные с адресами Аl, А2...AN;

"вых — код адреса соответст30 вующего триггера реги. стра 14 и соответстl

Инструкция

А2

l 2 3 4 5 6 7 8 9 10 1 1 12 13 14 15 16

1 0 О:0 11 0 il 1 0 0

0 0 0 0 0 0 0.I

40 выхода генератора 4 тактовых импульсов, обеспечивает подключение инфор-, мации, записанной в буферном регистре 17, к его выходам. Согласно вышеприведенному формату управляющей команды в буферный регистр- 17 записы45 вается код адреса Аl, который через коммутатор, 19 поступает на адресный вход входного коммутатора 2 и узлов

7-9 памяти. Коммутатор 2 подсоединя.ет один из своих входов, соответствующий данному коду адреса Al, к входу сдвигового регистра 3. Причем все поле адресации делится на три массива Иl, М2 и М3. Если код адреса Al находится в массиве М1 поля адресации, то коммутатор 2 будет подсоединять к входу сдвигового регистра 3 один из выходов, соответствующий ко.- ду адреса Аl, блока 1. Если код адгде А«, Ак ..Ag4 коды адресов входных сигналов, Хl,Х2,ХЗ,Х4 соответственно, AY - код адреса выходного сигнала Y.

Обработка управляющей команды производится следующим образом.

Генератор 4 тактовых импульсов вырабатывает управляющий сигнал, который с его выхода поступает на вход счетчика 16. Последний устанавливает на адресном входе блока 15 памяти программы код адреса, согласно которому на выходы блока 15 извлекаются соответствующие данные, которые записываются в .буферный регистр 17 при помощи импульса, поступающего с выкода генератора 4 тактовых импульсов на тактирующий вход буферного регист ра 17. Коммутатор 19 по команде, поступающей на его тактирующий вход с вующей ячейки узлов

7-9 памяти.

Способ составления инструкции основан на принципе возможности представления любой логической функции в совершенной диз:ьюнктивной нормальной форме (СДНФ). Каждому биту инструкции ставится в соответствие од- . но. из слагаемых в СДНФ. Поставив в соответствие переменной и ее отрицание логические "1" и "0", составление инструкции сводится к табличному заданию требуемой функции, т. е. на выборах переменных, когда функция принимает состояние логической "1" в соответствующие биты инструкции (согласно принятому правилу) записывается логическая "1", а в остальные — логический п0", Так, для реализации функции

У = Xl . Х2. ХЗЧХ1. Х2. Х3ЧХ1. Х2. ХЗ в используемом формате ее следует представить .в виде

Y=X1.Х2.Х3.X4VXl.Xã.Х3,X4VX1.XZ.Х3.Х4. где Х4 — сигнал, имитирующий функцию

"константа 1".

Тогда управляющая команда будет иметь вид:

10 с выхода счетчика 13. В выбранный узел памяти производится. запись сигнала с информационного входа по адресу, установленному на его адресных входах. Затем дешифратор 12 переводит все три узла 7-9 памяти в режим чтения. Считанная информация поступает на входы мажоритарного элемента 11, осуществляющего логику типа "два из трех", т. е. на выходе будет состояние, соответствующее состоянию-хотя бы двух входов элемента. Полученный на выходе мажоритарного элемента 11 сигнал поступает на информационный вход регистра 14, в один из триггеров которого, соответствующий коду адреса, установленному на входах дешифратора 20, производится запись сигнала с информационного входа при помощи возбуждения соответствующего входа записи регистра 14 по команде, поступающей с выхода генератора 4 тактовых импульсов на управляющий вход дешифратора 20 через формирователь 22. Выходы триггеров региотра

14 связаны с входами коммутатора 21, на выходах которого осуществляется коммутация исполнительных органов . управляемого объекта.

После завершения обработки всей программы, состоящей из набора описанных выше управляющих команд, из блока 15 памяти программы извлекается "запрещенный" код адреса А9blX (например, все нули) и записывается в буФерный регистр 17. Схема 18 сравнения, представляющая собой схему совпадения по нулям, трактует этот код как команду конца цикла выполнения программы и на ее выходе появляется сигнал, который поступает на установочный вход счетчика 16 и на вход счетчика 13. Осуществляется переход к началу управляющей программы а содержимое счетчика 13 увеличивает

9 955093 реса Аl находится в массиве М2 поля адресации, то к входу сдвигового регистра 3 будет подсоединяться выход мажоритарного элемента 11, а в случае, когда код адреса Аl находится в массиве М3, коммутатор 2 подсоединяет выход коммутатора 10 к входу сдвигового регистра 3. Поле адресации трех узлов 7-9 памяти состоит иэ массивов М2 и М3, совпадающих между собой, т. е. появление на адресных входах узлов 7-9 памяти двух одноимен ных кодов, относящихся к массивам

М2 и М3, вызывает обращение к одним и тем же ячейкам памяти. Например, исключение дешифрации старшего разряда кода адреса в узлах 7-9 памяти, отличающего массивы И2 и М3 между собой, вызывает обращение к одним и тем же ячейкам. Дешифратор 12 по сиг- 20 налу, поступающему на его вход с выхода генератора 4 тактовых импульсов, обеспечивает режим чтения узлов

7-9 памяти, на время обработки кода адреса Al 25

Сигнал, соответствующий коду адреса Аl., запоминается в сдвиговом регистре 3 при поступлении на его тактирующий вход сигнала с выхода генератора 4 тактовых .импульсов. Далее ге- Зр нератор 4 вырабатывает следующий сигнал, который с его выхода поступает . на вход счетчика 16 . Последний инициирует извлечение из блока 15 памяти программ и запись в буферный регистр 35

1 7 кода адреса А2 согласно приведенному формату управляющей команды.

Обработка кода адреса А2 производится аналогично обработке кода адреса Аl и заканчивается запоминанием в сдвиговом регистре 3 выбранного сигнала, соответствующего коду адреса А2. Таким же образом производится обработка кода адреса А3 и кода адреса А4, В результате этого в сдвиговом регист ре 3 будет находиться информация о текущем состоянии группы (четырех) переменных, которая подается на.ад ресный вход мультиплексора 5. 3а. тем генератор 4 тактовых .импульсов вырабатывает еще один управляющий сигнал, который с его выхода поступает на вход счетчика 16. Последний ини . циирует извлечение из блока 15 и:запись в.буферный регистр 17 кода инструкции "И" и. кода адреса вйхода А, > в соответствии с приведенным форматом управляющей команды. Коммутатор

19 осуществляет подсоединение кода адреса выхода к одному выходу, а кода инструкции "И" к второму выходу, который связан с информационным вхо- дом мультиплексора 5. Последний подсоединяет к информационным входам трех узлов 7-9 памяти через элемент И 6 тот бит инструкции "И", который соответствует требуемому значению функции для текущего набора значений переменных, записанных в сдвиговом регистре

3. Дешифратор 12 по сигналу, поступающему на его вход с выхода генератора 4, осуществляет выбор узла памяти в соответствии с кодом, поступающим

11 95509 ся на "1". Счетчик 13 имеет модуль счета, равный трем, и его содержимое

1 является указателем узла 7 памяти либо 8, либо 9, в который в.текущем цикле обработки управляющей програм- з мы производится запись получаемых результатов. Таким образом, в трех последовательных циклах выполнения программы производится запись результатов обработки информации в одно- 10 именные ячейки трех различных узлов памяти, что позволяет иметь на выходе мажоритарного элемента 11 вре менную интегральную оценку обработки информации при одновременном чте- 15 нии содержимого одноименных ячеек трех узлов 7-9 памяти. На выходе коммутатора 10, выполняющего функции селектора, в отличие от выхода мажоритарного элемента 11 присутствуют 20 результаты обработки, выполненные в текущем цикле управляющей программы. Коммутатор 10, будучи подключенным к одному из входов коммутатора

2, позволяет реализовать функции за- 2$ поминания предыдущих состояний входных устройств. Это позволяет сохранять информацию о местоположении управляемого объекта в цикле при повторяющихся входных условиях в цикле. щ

Начилие этой связи, кроме топр, позволяет реализовать счет повторяющихся циклов.

Использование в качестве резульГ татов обработки информации ее интегрального значения, которое присутствует на выходе мажоритарного элемента ll, позволяет значительно увеличить достоверность преобразования информации, так как выход мажоритарного 0 элемента 11 определяет состояние регистра 14 и, как следствие, состояние исполнительных органов управляемого объекта. Использование мажоритарного элемента 11 в качестве проме жуточного результата преобразования информации также позволяет повысить достоверность информации при дальней. шей обработке.

Для установки устройства в исходное состояние, т. е. сбросе всех промежуточных запоминаний состояний управляемого объекта, служит внешний сигнал возврата в исходное состояние, который подается на один из входов

SS элемента И 6, что приводит к обнулению узлов 7-9 памяти в течение трех циклов обработки управляющей програм мы.

3 12

При подаче напряжения питания на устройство для исключения ложных срабатываний исполнительных органов за счет неопределенности состояния регистра 14 служит узел 23, на выходе которого формируется сигнал установки регистра в исходное состояние (Фиг. 3). На резистор 38 подается напряжение источника питания (+0g j ) всего устройства. При подаче питания конденсатор 41 заряжается через резистор 38 и на выходе элемента 44 удерживается сигнал логического "0" до того момента, пока конденсатор не зарядится до уровня порога срабатывания элемента 43. Для исключения генерации при достижении порога срабатывания выход элемента 43 соединен через диод 42 с входом элемента 44, создавая положительную обратную связь, Таким образом, при включении питания на выходе узла формируется сигнал, служащий для установки в исходное состояние регистра 14 и запрета прохождения тактовых импульсов через формирователь 22.

Формирователь 22 (фиг. 2) работает следующим образом.

Сигнал с выхода триггера, инвертированный сигнал внешнего прерывания и сигнал с тактирующего вхоДа поступает на элемент 36. На выходе элемента 36 тактовые импульсы появятся в том случае, если отсутствуют сигналы внешнего прерывания, запрета и триггер установлен в единичное состояние сигналом внешнего пуска. Сигнал с управляющего входа запрета поступает на второй триггер и служит для удерживания триггера в момент подачи напряжения питания. ь

Формула изобретения

1. Устройство для обработки информации датчиков, содержащее входной коммутатор, информационные входы которрга. соединены соответственно с выходами блока согласования параметров сигналов, вход которого является первым информационным входом устройства, выходной коммутатор, выход которого является выходом устройства, блок памяти программ, информационный вход которого является вторым информационным входом устройства, а выход подключен к информационному входу буферного регистра, дешифратор и генера3 14 питания устройства, выход формирователя сигналов пуска и останова соединен с управляющим входом дешифратора, управляющие входы регистра вывода соединены соответственно с выходами дешифратора, а выходы подключены соответственно к входам выходного .коммутатора, тактовые входы счетчика адреса памяти, дешифратора номера узла памяти, буферного регистра, коммутатора информации, сдвигового регист. ра и формирователя сигналов пуска и останова соединены соответственно с выходами генератора тактовых импульсов. J

2. Устройство по и. 1, о -т л и— ч а ю щ е е с я тем, чтс формирователь сигналов пуска- и останова содержит триггер, элемент И-НЕ и четыре элемента НЕ, причем входы первого, второго и третьего элементов НЕ являются соответственно первым, вторым и третьим управляющими входами формирователя, выход первого элемента

НЕ соединен с первым входом триггера, второй вход которого:подключен к выходу второго элемента НЕ, третий вход триггера является четвертым управляющим входом формирователя, выход триггера через четвертый элемент

НЕ соединен с первым входом элемента И-НЕ, второй вход которого подключен к выходу третьего элемента НЕ, третий вход является тактовым входом устройства, выход элемента И-НЕ явля ется выходом формирователя.

3. Устройство по п. 1, о т h ич а ю щ е е с я тем, uro узел установки исходного состояния содерж т три резистора, конденсатор, диод и два последовательно соединенных элемента НЕ, причем первые выводы трех резисторов и конденсатора объединены, второй вывод первого резистора и объединенные вторые выводы второго резистора и конденсатора являются входом узла, второй вывод третьего резистора и катод диода соединены с входом первого элемента НЕ, выход второго элемента НЕ соединен с анодом диода и с выходом узла.

Источники информации, принятые во внимание при экспертизе

1. Патент Великобритании и 1 4911 Щ кл. 6 3 й,. 1977.

2. Патент Великобритании и 1493319, кл. G 3 М, 1977 (прототип).

13 95509 тор тактовых импульсов, о т л и ч аю щ е е с я тем, что, с целью повышения быстродействия и надежности, в него введены счетчик адреса памяти, схема сравнения, коммутатор информации, формирователь сигналов пуска и останова, узел установки исходного состояния, регистр вывода, узлы памяти, элемент И, мультиплексор, дешифратор номера узла памяти, счетчик, коммутатор узлов памяти, мажоритарный элемент и сдвиговый регистр, информационный вход которого соединен с выходом входного коммутатора, а выход подключен к адресному входу муль- >> типлексора, выход которого соединен с первым входом элемента И, второй вход которого является входом возврата в исходное состояние устройства, выход элемента И соединен с информа- 2О ционными входами трех" узлов памяти, выход каждого из которых соединен с соответствующими информационными входами коммутатора узлов памяти и мажоритарного элемента, выход которого 2 ,подключен к информационнаму входу регистра вывода и к первому входу входного коммутатора, второй вход которого соединен с выходом коммутатора узлов памяти, управляющие входы узлового памяти соединены соответственна с выходами дешифратора номера узла памяти, адресный вход которого и адресный вход коммутатора узлов памяти соединены с выходом счетчика, вход которо- з

ro и установочный вход счетчика адреса памяти гоединены с выходом схемы сравнения, вход которой и информационныИ: вход коммутатора информации соединены с выходом буферного регистра, в. первый выход коммутатора информации соединен с адресными входами узлов памяти с третьим входом входного кому мутатора и информационным входом деШифратора, второй выход подключен.к информационному входу мультиплексора, выход счетчика адреса памяти соединен с адресным входом блока памяти программ, первый, второй и тоетий управляющие входы формирователя сигналов пуска и останова являются соответственно входами пуска, останова и прерывания устройства, четвертый уп равляющий вход формирователя сигналов пуска и останова и установочный вход регистра вывода соедийены .с, выходом узла установки исходного состоя" ния, вход которого является входом

955093

Составитель А. Жеренов

Редактор С. Тараненко Техред g.Tenep Корректор А. Гриценко

Заказ 6439/55

Тираж 731 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4,