Устройство для деления чисел

 

O9} а},, СООЗ СОВЕТСКИХ

СОЧВ Н

РЕСПУБЛИК

y(51} О 06 Г 7/38

ОПЙСАНИЕ ИЗОБРЕТЕНИЯ

И AВЧЧВОСЧОЧВО СВСОЧЧОЧОЧОЧВЧ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИдОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3362216/18-24 (а2) 08.12.81 (46) 15.04В83 Бюл. В 14 (72) В.И. Жабин В.И. Корнейчук, k.И. Селезнев и В.П. Тарасенко (71) киевский ордена ленина полнтex. ническкй Институт им. 50-летия Великой Октябрьской социалистической революции

{53) 681.325.66(088.8) (56) 1 Авторское свидетельство СССР

9.590738, кл. 0 06 Р. 7/52s 1978;

Z. Патент Японии В 55-37028, кл. С 06 F 7/38,опублик. 1980 (прототип) ° (54) (67) УСЙРОИСТВО ДЛЯ ДЕЛЕНИЯ ЧИ». .

СЕЛ, содержащее буферный регистр . блок деления, сум}оратор порядков де шифратор триггер, счетчик нормали зацик, суМматор нормализации, блок сравнения и регистр порядка. частного причеМ входы порядков делимого к делителя устройства соединены с .первой и второй группами Входов сум

tiawopa порядков соответственно, выходы счетчика нормализации соедкнены с первой группой входов сумматоранормализации, выходы которого соедк вени с информацконнымк входами блока сравнения н регистра порядка частного, выходы которого являются выходами порядка частного. устройства, входы мантиссы делителя устрой-.

I ства соединены с входами делителя блока деления, выходы которого сое"

:дикены с входами дешкфратора, первый выход которого соединен с входом

: установки триггера в единичное сосстоянке, о т л и ч.а ю щ е е с я тем, что, с целью повышения быстродействия, в него введены сдвигающий регистр управления и элемент ИЛИ, причем единичный выход триггера coeasses с входом разрешения записи регистра порядка частного, с входом

:блокирбвки блока сравнения и входом установки сдвигавщего регистра управлений} выход старшего разряда .RoTopoib соедкнен с входами установ" кк в нулевое состояние регистра по- Я рядка частного и триггера и первьв} вХодом элемента ИЛИ, к второМу входу которого. кщклвчен выход блока сравнения, а выход злеМента ИЛИ соецннен с устанойочнымк входамк счетчика нормализацвм, блока деления и буO ферного регкстра,входы которого являются входаМк делимого блока делени выходы которого являются выходамк манI тиссы частного устройства, второй выход дешкфратора соединен со счет- нйм вхсФ ом счетчика нормализации> выходы сумкатора порядков соединены. с второй группой входов сумматора нормализаций .1012241

Изобретение относится к области вычислительной техники и может быть, использовано в цифровых вычислительных машинах для деления чисел в форме с плавающей запятой.

Известно устройство для деления чисел, содержащее сумматор делимого, регистр делимого, сумматор частного, сумматор делителя, два сдвигающих регистра, пять элементов И, элемент

ИЛИ, ключ, четыре триггера, два де-. шиФратора, счетчик и блок анализа знаков, позволяющее совместить во времени процессы поразрядного ввода операндов и их обработки. т.е. Формирует частное по мере поразрядного поступления (старшими разрядами вперед)делимого:.и делителя íà его аходы (1 J.. недостатком этого устройства является невозможность обработки опе" рандов в форме с плавающей запятой.

Наиболее близким к предложенному по техническому решению является арифметическое устройство, содержащее блок деления, два сумматора порядков, три дешифрирующих устройства, три фиксирующих схемы, схему Минус 1 и регистры (21.

Однако при поразрядном вводе опеРандов,известное устройство обладает! низким .":быстродействием. Объясняется это тем, Что для.получения тп разрядов (где tn — разрядность мантисс операндов) мантиссы частного в указан" ных условиях такому устройству потребуется выполнить по крайней мере

2А циклов вычислений, причем на протяжении первых rn циклов разряды мантиссы частного не формируются.

При выполнении последующих П1 циклОВ устройством осуществляется вычисление мантиссы частного. кроме того, нормализация мантиссы и соответствующая коррекция порядка проводится после вычисления мантиссы.

Таким образом, известное устройство — прототип не позволйет совмещать во времени поразрядный ввод операндов и их, обработку.

Целью изобретения является повышение быстродействия устройства.

Поставленная цель достигается тем, что в устройство для деления чисел, содержащее буферный регистр, блок деления, сумматор порядков, дешифратор, триггер, счетчик нормализации, сумматор нормализации, блок сравнения и регистр порядка частного, причем входы порядков делимого и делителя устройства соединены с первой и второй группами входов сумматора порядков соответственно, выходы счетчика нормализации соединены с .первой группой входов сумматора нормализации, выходы которого соеди нены с информационными входами бло ка сравнения и регистра порядка частного, выходы которого являются выходами порядка частного устройства, группа входов мантиссы делителя устройства соединена с входами делителя блока деления, выходы которого соединены с входами дешифратора, первый выход которого соединен с входом установки триггера в единичное состояние, введены сдвигающий регистр управления и элемент ИЛИ, причем

1О единичйый выход триггера соединен с входом разрешения записи регистра порядка частного, входом блокировки блока сравнения и входом установки сдвигающего регистра управления, вы15 ход старшего разряда которого соеди-. нен с входами установки в нулевое состояние регистра порядка частного и триггера и первым входом элемента

ИЛИ, к второму входу которого под" ключен выход блока сравнения, а выход элемента ИЛИ соединен с установочными входами счетчика нормализации, блока деления и буферного регистра, входы которого являются входами мантиссы делимого устройства, выходы соединены со входами делимого блока деления, выходы которого являются выходами мантиссы частного устройства, второй выход дешифратора соединен со счетным входом счетчика нормализации, выходы сумматора порядков соединены с второй группой входов сумматора нормализации.

На чертеже представлена схема устройства. 5 Устройство содержит входы 1 и 2 мантиссы делимого, буферный регистр

3, блок деления 4, дешифратор 5, входы 6 и 7 мантиссы .делителя вы" ходы 8 и 9 мантиссы частного, .триг40 гер 10, сдвигающий регистр 11 управления, элемент 12 ИЛИ, счетчик 13 нормализации, сумматор 14 нормализаций, сумматор 15 Порядков, блок 16. сравнения, регистр 17 порядка част45 ного, выходы 18 -18„ порядка частного, входы 19>-19„ и 20.1-20> порядков

-делимого и делителя соответственно.

Входы 1 и 2 разрядов мантиссы делимого соединены с входами буферного регистра 3, выходы которого соедийены с входами делймого блока 4 деления, выходы которого являются выходами 8 и 9 мантиссы частного и соедине. ны с входамй дешифратора 5, первый выход которого соединен с входом установки в единичное состояние триггера 10, единичный выход которого соединен с входом разрешения записи регистра 17 порядка частного, входом блокировки 16 сравнения и входом

60 установки регистра 11 управления, выход старшего разряда которого соединен с входами установки в нулевое состояние регистра 17 порядка частного, триггера 10 и первым входом элемента 12 ИЛИ, выход которого сое. — 1012241 динен с установочными входами буфер- ного регистра 3, блока 4 деления и счетчика 13 ; выходы которого соединены с первой группой входов сумматора 14 нормализации, входы 19 -19„ и 20 -20„ порядков делимого и делителя соединены с первой и второй группами входов сумматора

15 порядков, выходы которого соединены с второй группой входов сумматора 14 нормализации, выходы которо"

ro соедийены с входами олока 16 сравнения и регистра 17 порядка частного, выходы которого являются выходами 18>-18> порядка частного устройства, выход блока 16 сравнения, 15 соединен с вторым входом элемента

l2 ИЛИ, входы 6 и 7 разрядов мантис-, сы делителя соединены с входами де. лителя блока 4 деления.

Буферный регистр 3 представляет 2О собой двухразрядйый регистр с параллельным.приемом и вццачей информации, построенный на триггерах.

Блок 4 деления предназначен для деления последовательно поступающих 25 начиная со старших разрядов, мантисс операндов, -гредставленных в иэбыточ" ной двоичной системе счисления с цифрами 1,0 и -1. Такой блок деления может быть выполнен, например по изэестйой схеме. Входы установки исходного состояния регистров блока 4 соединены с его входом установки (управляющие входы и вход синхрони зации этого блока на чертеже не показаны) ° h каждомм t -м цикле вычис- лений (где s = 1,2,3..:) этот блок при пОследовательном поступлении на

его входы разрядов мантисс операндов с весом 2 формирует на своих выхо-. дах разряд(ы мантиссы частного с ве- 40 сом 23, т.е. разряды мантиссы част. ного вычисляются с запаэ4ыванйем на три Цикла. При этом обеспечивается совмещение во времени процессов пО разрядного ввода мантисс операндов 45 и их обработки.

Цифры избыточной двоичйой системы, с помсац ю которых представляются разрядцГмантисс исходных операндоВ и частного, в свою очередь, изобра- 5g жены кодом канонической двоичной системы. Так, цифре -1 соответствует наличие сигнала логической единицы на входах 1 или б или на выходе 8

Цифре 1 соответствует наличие сйгна" ла логической единицы на входаХ 2 или 7 или на выходе 9; Цифре 0 соответс"твует отсутствие сигналов -логйческо1 единицы на входах 1, 2, 6 и

7 или на выходах 8 и 9.

Щмаифратор 5 предназначен для, 6О распознавания первого значащего разряда мантиссы частного. декодирова-. ние кодов цифр этим дешифратором осуществляется по сигналам, синхрониэирующих поступление разрядов мантисс 65 операндов и выдачу разрядов мантиссы частного (вход синхронизации дешифратора 5 не показан) .

Регистр 11 управления представляет собой п -разрядный сдвигающий регИстр.

Функционирование регистров 3 и 11, а также блока 4 и дешифратора 5 осуществляется под действием сигналов, синхронизирующих поступление раз.рядов мантиссы частного (входы синхронизации условно не показаны) .

Блок 16 сравнения представляет собой схему сравнения чисел, выполняющую сравнение вычисляемого значейия порядка частного с величиной минимального порядка, при котором формируемое частное можно считать равным нулю. Величина такого минимального порядка заранее известна и равна -2п 1 (где h -1 - разрядность порядка без учета .знакового разряда) .

Для представления порядков опе- рандов и частного используется каноническая двоичная система счисления.

Значения порядков представляются со знаком с помощью дополнительного .. к ода.

B качестве сумматоров 14 и 15 мо» гут быть использованы и -разрядные двоичные суьичаторы комбинационного типа.. Оба сумматора служат для выполнения операции вычитания с учетом знаков слагаемых. Сумматор 15 вычисляет разность порядков делимого и делителя, для этого его все и входов второго слагаемого, подключенного к входам 201 20, порядка делителя, являются инвертирующими, и на вход переноса мяадшего разряда этого сумматора.,подается сигнал логической единицы. Сумматор 14 определяет разность между числом на выходе сумматора 15 и содержимым счетчика 13 °

Для этого все и входов первого слагаемого сумматора 14 также являются инвертирующими (они подключены к выходам счетчика 13).

Счетчик 13 нормализации - это

rl-разрядный двоичный счетчик, имеющий вход установки исходного состояния -4 в обратном коде.

Устройство работает следующим образом.

Перед выполнениеМ операции деления триггер и регистры устройства yc"" танавливаются в .нулевое состояние, а блок 4 и счетчик 13 - в исходное.

С появлением синхронизирующих сигналов на входы 1 и 2 и б и 7 поразрядно поступают соответственно коды раэ" рядов мантисс делимого и делителя, начиная со старших разрядов. Одновременно с поступлением на входы 1, 2 и 6,7 первых старших разрядов мантисс операндов их порядки подаются на входы 191-19> и 20.1-20> . Сумматор

15 вычисляет разность поступивших порядков с учетом их знаков. Получен1012241

Входы

1 .2

Регистр порядка частного

9 Выход цик шины

Входы

6 7 ла

8 9

0.110

0.101

0.000

0;000

0 1 0 1

0 0 0 1

0 0 0000

0 0 0000

1.100

1. 101

2 ная разность с выходов сумматора 15 выдается на входы второго слагаемого сумматора 14 для последующих преобра! зований в соответствии со значениями разрядов мантиссы частного, которые в каждом -м цикле вычислений Формирует на своих выходах блок 4.

Задержку на один цикл разрядов мантиссы делимого при их поступлении на соответствующие входы блока 4 создает реГистр 3. Эта задержка необходима для правильного Функционнрования блока 4, поскольку для последнего необходимо, чтобы делимое бйло меньше делителя. Таким образом, по каждому -му синхронизирующему

15 сигналу двоичный код со входов 1 и 2 запоминается в регистре 3 н в следующем цикле выходов этого регистра поступает, на входы делимого блока 4.

Этот блок на основании поступающих Я разрядов мантисс операндов формирует на своих выходах разряды мантиссы частного с запаздыванием на три цикла вычислений. По каждому 1 -му синхронизирующему сигналу через вы- 25 ходы 8 и 9 выдаются из устройства коды разрядов мантиссы частного, ко» торые при этом анализируются дешифратором 5. Причем, если анализируемой цифрой мантиссы частного является О, то дешифратор 5 на своеМ втором выходе Формирует сигнал логической единицы. Этот сигнал поступает на счетный вход счетчика 13 и увеличивает его содержимое на единицу. 35

С помощью сумматора 14 вычисЛяатся разность между числом на выходе сум» матора 15 и содержимым счетчика 13.

Таким образом, по каждому разряду формируемой мантиссы частного, начиная первого старшего разряда равного 40 нулю, осуществляется уменьшение разности порядков на единицу.

При получении первого значащего разряда мантиссы частного равного 1 или -1 дешифратор 5 по синхронизирую-45 щему сигналу выдает сигнал логической единицы на своем первом выходе, устанавЛивая таким образом, триггер

10 в единичное состояние, сигнал логической единицы с единичного выхода 5р триггера 10 запрещает работу блока

16 сравнения (на выходе этого блока присутствует логический нуль при на" личии логической единицы на его входе блокировки) и устанавливает в единицу первый младший разряд регистра 11, а остальные старшие (tn-1) разРегистр Счетчик Сумма" управле- нормали- тор 14 ния 11 зации 13 ряды этого регистра устанавливает в нуль. Кроме того, по логической единице на выходе триггера 10 в регистр

17 записывается значение откорректированного на сумматоре 14 порядка частного. При этом на выходах 18 -18„ устанавливается порядок еще вычисляемой, но нормализованной мантиссы частного.

Под действием последующих синхронизирующих сигналов в регистре 11 происходит сдвиг логической единицы от младших разрядов этого регистра к старшим. Это позволяет вести отсчет . числа выдаваемых разрядов .нормализованной маитиссы Частного. Вычисления разрядов мантиссы частного блоком 4 прекращаются, когда единица в регИстре 11 переходйт .в его старшйй

tn-й разряд. При этом через выходы

8 и.9 выдается и! разрядов нормализо.ванной мантиссы частногб. Логическая единица в п -м разряде регистра 11 устайавливает в исходное состояние триггер 10, рет!истр 17. и через элемент 12 ИЛИ блок 4 деления, регистр

3 и счетчик 13. Следующим синхро низирующим сигналом ю-й разряд ре гистра 11 устаиавливается В нуль.

После этого устройство готово для выполнения операции деления над следующей парой операндов.

Если же в процессе одновременнбгО вычисления мантиссы частного, ее нормализации и соответствующей корректировки порядка частного число на выходах сумматора 14 становится равным значению минимально .допустимого порядка, то блок 16 определяет это, на его выходе устанавливается сигнал логической единицы. Этот сигнал череЗ элемент 12 ИЛИ устанавли.вает в исходное состояние регистр 3, блоК 4 деления И счетчик 13. ТЕперЬ устройство снова готово для выпол-! нения операции деления со следующей, парой операндов.

* и р и м е р. Пусть делимое A = (14) .дес. = 2 . (О, 1011) .изб., а делитель В = (†) дес. 2 (0,1101)

11 -2

32 изб. Для получения an 4 разрядоэ мантиссы частного необходимо выполнить 7 циклов вычислений. При указанных значениях операндов частное

С = (5) дес. =.2+ (0,1111) изб.

Таблица поясняет процесс Вычисления частного.

1012241

Счетчик Cy = нормали- тор 14 эации 13

Регистр порядка частного

В Выход Регистр цик- шины управлела ., ния 11

В ° М «В

8 9

Входы

Входы

7 е ° м ф ЬЮ ЮВЮ

3- О О 0000

4 О 1 . 0001

0.000 1 ..0

0.100:О 1

1 i 110 О ° 1.00

0 О

1 О

0.100

1.110

0.100

О .111

1 1

ВНИИПИ Эаказ 2766/60 Тираж 704 Подписное

Филиал ППП "Патент", г.ужгород, ул,Проектная,4

5 1 О .0010 . 1°, 110 О.f00

6 О. 1 0100 - 1.110

7 М О 1000 1 i011

МФ

Факнм образом, Преддожениое устройство позволяет совместить во вре" менй процессы поразрядного ввода мантйес операндов, 4ормирования Раэ:. рядоэ мантиссы частного ее нормализаций и коррекцИи порядка частного. при этом время, затрачиваемое иа 25 вычисление М раэрядов нормализован.ной мантиссы частного, равно т = !

Г

Продолжение таблиц

0.100

0.100

0.000

=Фн-3 циклов вычислений, тогда как время вычисления у устройства-прототипа ТП = 2щ т.е. УВеличение быстродействия К Равно

«Тп «R

1К =-.Г= э

При н = 48 увеличение быс;родействия составит К = 1,88 раза.