Многоканальное устройство приоритета

 

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

3(И) G 06F 9 46

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCHOlVIV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

AO ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21 ) . 3419878/18-24 (22) 09.04.82 (46) 23.08.83. Бюл. Р 31 (72) Э.В. Лысенко, A.Л. Литвинов, Е.Ф. Дикмаров и Л.A. Чикин (71) Харьковский ордена Ленина авиационный институт им. Н..Е. Жуковского (53) 681.325(.088.8) (56) 1. Авторское свидетельство СССР

)).544967 кл. С 06F 9/46с 1974 °

2 ° .Авторское свидетельство СССР йо заявке 9 3268828/18-24, кл. G 06 F 9/46, 1981 (прототип ) (54 ) (57 ) МНОГОКАНАЛЬНОЕ .УСТРОЙСТВО

ПРИОРИТЕТА, содержащее и каналов (где и — число источников эапросов1 каждый из которых содержит элемент

ИЛИ-НЕ, а также элемент И, первый элемент ИЛИ и первый элемент НЕ, причем первый вход элемента И в каждом канале соединен с информацион,ным входом канала, второй вход соединен с выходом первого .элемента

ИЛИ, а выход соединен с первым входом первого элемента ИЛИ и через первый элемент НЕ - с первым входом элемента ИЛИ-НЕ, выход которого соединен с выходом канала, а второй; вход соединен с вторым входом первого элемента ИЛИ, кроме .того, второй вход первого элемента ИЛИ соединен в первом канале с опросным

1 (19) (11) входом устройства, а в каждом 1-ом канале (где 1 = 2,й) с выходом первого элемента ИЛИ (t-1)-го канала, отличающееся тем, что, с целью расширения функциональных возможностей путем обеспечения режима циклическогО обслуживания и сокращения времени ожидания для низкоприоритетных запросов,. оно содержит элемент ИЛИ, а в каждый канал дополнительно введены элементы ИЛИ и НЕ, а во всех каналах кроме й-ro, элемент И-НЕ, триггер и элемент задержки, причем в каждом канале выход первого элемента ИЛИ через второй элемент НЕ подключен к первому входу второго элемента З

ИЛИ, второй вход которого подключен к выходу канала, а выход второго элемента ИЛИ во всех каналах, кроме N-ro, соединен через элемент задержки с прямым входом триггера, прямой выход которого соединен с первым входом второго элемента

И-НЕ, второй вход которого соединен с входом выбора режима устройства, а выход соединен с третьим входом элемента И, причем инверсный вход триггера соединен с выходом элемента ИЛИ устройства, первый вход которого соединен с выходом элемента ИЛИ й-канала, а второй вход подключен к входу сброса триггеров уст- ройства..

1037253

10

Изобретение относится к вычислительной технике и может быть использовано в распределенных системах обработки информации для органиэации обмена ЦВМ с абонентами системы по общей магистрали.

Известно многоканальное приоритетное устройство подключения отдельных устройств к общей магистрали, состоящее из каналов анализа запросов, каждый из которых содержит триггер запроса, выполненный на двух элементах И-НЕ, элемент передачи управляющего сигнала, вы полненный на элементе HE и элемент подтверждения запроса, выполненный на элементе .И (1).

У этого устройства низкая помехозащищенность, обусловленная появле нием ложных кратковременных импульсов на выходах каналов во время прохождения импульса и возможностью в отдельных случаях одновременного выхода на магистраль двух каналов.

Наиболее близким по выполняемым функциям решением к предлагаемому является многоканальное приоритетное устройство, содержащее N каналов, каждый из которых содержит элемент ИЛИ-НЕ, элемент ИЛИ, элемент НЕ и элемент И, причем выход опроса устройства. соединен с первыми входами элемента ИЛИ-НЕ и элемента ИЛИ первого канала, первый вход элемента И каждого канала соединен с соответствующим информационным входом устройства, в котором в каждом канале выход элемента И соединен со вторым входом элемента ИЛИ и через элемент HE с, вторым входом элемента ИЛИ-HE своего канала, выход элемента ИЛИ-НЕ каждого канала соединен с соответствующим выходом устройства, выход элемента ИЛИ i-го (i = .1,2,..., N-1) канала соединен с вторым входом элемента И i-ro канала и с первыми входами элемента ИЛИ-HE u элемента ИЛИ (i+1)-го канала, выход элемента ИЛИ й-го канала соединен со вторым входом элемента И свое ro к ан ала j. 2 ).

Известное устройство, обеспечивающее приоритет в обслуживании источниками запросов, подключенных к каналам с меньшими номерами, делает возможным задержку в обслуживании источников запросов, подключенных к каналам со старшими номерами, а кроме. того не Может изменить свой режим работы.

Целью изобретения является уменьшение задержек в обслуживании низкоприоритетных источников запросов, а также расширение функциональных возможностей устройства путем введения переменного алгоритма обслуживания.

Поставленная цель достигается тем, что в многоканальное устройство приоритета, содержащее Н каналов (где М вЂ” число источников =-: просов), каждый иэ которых содержит элемент ИЛИ-НЕ, а также элемент И, первый элемент ИЛИ и первый элемент

НЕ, причем первый вход элемента И в каждом канале соединен с информационным входом канала, второй вход соединен с.выходом первого элемента ИЛИ, а выход соединен с первым входом первого элемента ИЛИ и, через первый элемент НŠ— с первым входом элемента ИЛИ-НЕ, выход кото15 рого соединен с выходом канала, а второй вход соединен со вторым входом первого элемента ИЛИ, кроме того, второй вхОд первого элемента

ИЛИ в первом канале соединен с опросным входом устройства, а в каждом -ом канале (где i = 2,N) с выходом первого элемента,ИЛИ (i-1)-ro канала, введен элемент ИЛИ, а в каждый канал дополнительно введены элементы ИЛИ и НЕ, а во всех каналах, кроме N-го, элемент И-НЕ, триггер и элемент задержки, причем в каждом канале выход первого элемента

ИЛИ через второй элемент НЕ подключен к первому входу второго эле3О мента ИЛИ, второй вход которого подключен к выходу канала, а выход второго элемента ИЛИ во всех каналах кроме N-ro, соединен через элемент задержки с прямым входом триггера, 35 прямой выход которого соединен с первым входом элемента И-НЕ, второй вход которого соединен с входом выбора режима устройства, а выход соединен с третьим входом элемента

4О И, причем инверсный вход триггера соединен с выходом элемента ИЛИ устройства, первый вход которого соединен с выходом второго элемента ИЛИ N-ro канала, а второй вход подключен к входу сброса триггеров устройства.

На чертеже дана функциональная схема предлагаемого устройства.

Устройство содержит элемент И-НЕ

1, элемент И 2, элемент HE 3, эле50 мент ИЛИ-HE 4, элемент ИЛИ 5, элемент НЕ 6, элемент ИЛИ 7, элемент 6 задержки, триггер 9, каналы 10 устройства, информационный вход 11 канала, выход 12 канала, вход 13

55 опроса устройства, вход 14 выбора режима устройства, вход 15 сброса триггеров устройства, элемент

ИЛИ 16.

Устройство работает следующим образом.

В исходном состоянии на триггеры 6 всех каналов сброшены сигна.-, лом логической "1", который подается на вход 15 сброса. На входе 13 опроса действует логическая "1", 1037253 а на входах 12 каждого канала 10 логический "0".

Устройство имеет два режима рабо. ты: режим циклического опроса источ"ников запросов и режим приоритетного обслуживания. Выбор режима определяется состоянием входа 14.

Режим приоритетного обслуживания, В данном режиме на входе 14 выбора режима действует логический "0", который запирает в каждом канале элемент И 1, подавая разрешение на вход элемента И 2. При возникновении запроса от источника по входу 11

i-ro канала 10 элемент И 2 откроется и подает "1" на вход элемента ИЛИ 5 и "0" на вход И 4.

При подаче сигнала опроса на вход 13 в виде логического "0" он последовательно распространяется через элементы ИЛИ 5 до .i-ro канала, одновременно запрещая прохождение вновь поступивших запросов от источников с блока высоким приоритетом через элементы И 2, что обеспечивает помехоустойчивость схемы.

Одновременно во всех каналах 10, прецшествующих i ìó каналу этот сигнал установит триггеры 9 в состояние "1" по цепи элементов HE б, ИЛИ 7 и элемента задатчика 8. D

i-ом канале 10 сигнал опроса зак.роет элемент ИЛИ-HE 4, в результате чего на выход 12 этого канала поступит "1". Кроме того, сигнал на выходе ИЛИ-НЕ 4 установит в i-oM канале 10 триггер 9 в "1". Таким образом, триггеры 9 обеспечивают запоминание опрошенных каналов 10, блокируя прохождение новых запросов на выходы элементов И 2.

Однако, поскольку на входе 14 действует логический "0", состояние триггеров не оказывает влияние на работу устройства, которая осуществляется по приоритетному принципу, причем приоритет каналов убывает с возрастанием номера канала 10..

Режим циклического опроса. В данйом режиме на вход 14 устройства . поступает логическая "1", в результате чего элемент И 1 действует как инвертор по отношению к сигналу на прямом выходе триггера 9. Если триггер 9 находится в состоянии

"1", т.е. данный канал 10 опраtG шивается в предыдущем цикле, на выходе элемента И-HE 1 действует логический "0", который блокирует прохождение сигнала от источника

11 запросов. Если триггер 9 находится в нулевом состоянии, то в данном канале 10 разрешается прохождение запроса на вход 12 канала 10.

После приема запроса триггер 9 устанавливается в "1" через элемент

ИЛИ 7. При этом элемент 8 задержки

1О обеспечивает необходимую длительность сигнала на входе 12 данного канала 10.

Таким образом, во всех каналах

10 с 1-ro no i ûé триггеры 9 установлены в состояние "1" и опрос этих каналов сигналом по входу 13 запрещается.

После того, как запрос íà i-ом канале будет обслужен, нулевой сиг39 нал опроса пройдет на выход его элемента ИЛИ 5 к последующим каналам

10. При опросе й-го последнего канала 10 сигнал логической "1" со схемы ИЛИ 7 и ИЛИ 16 обеспечит сброс триггеров 9 во всех каналах 10 и подготовит устройство к следующему циклу работы.

Таким образом, предложенное устройство обеспечивает два режима обслуживания: приоритетный и циклический, что расширяет его функциональные возможности использования переменного алгоритма опроса и позволяет при высокой загрузке сократить время ожидания для низкоприоритет45 ных запросов.

1037253

ВНИИПИ Заказ 6011/50 Тираж 706 Подписное

Филиал ППП "Патент", r.Óæãîðîä,óë.Ïðîåêòíàÿ,4

Многоканальное устройство приоритета Многоканальное устройство приоритета Многоканальное устройство приоритета Многоканальное устройство приоритета 

 

Похожие патенты:

Изобретение относится к области обработки цифровых данных, в частности, к обработке данных в полупроводниковых запоминающих устройствах (памяти) и к архитектуре памяти, в частности, к устройствам оперативной памяти (RAM), динамической памяти (DRAM), кэш-памяти и т.п

Изобретение относится к вычислительной технике, может быть использовано в вычислительнь1х системах

Изобретение относится к области вычислительной техники и может быть применено в многонашинных и многопроцессорных вычислительных системах, использзпощих для обмена данными общую магистраль

Изобретение относится к вычислительной технике, в частности к устройствам приоритета, и может быть использовано в распределенных системах обработки информации для подключения отдельных абонентов к общему вычислительному ресурсу

Изобретение относится к вычислительной технике и может быть использовано при обмене информацией в режиме прямого доступа памяти ЭВМ серии Электроника и внешними устройствами

Изобретение относится к вычислительной технике, в ;частности к устройствам приоритета

Изобретение относится к области микроконтроллеров. Техническим результатом является пробуждение главного блока микроконтроллера (MCU). Раскрыта схема для пробуждения главного блока микроконтроллера (MCU), содержащая главный MCU, микросхему периферийного интерфейса и микросхему периферийной обработки, в которой микросхема периферийной обработки соединена с главным MCU посредством микросхемы периферийного интерфейса; линия синхронизации главного MCU соединена с сигналом ведущего генератора синхроимпульсов, а каждая из линии синхронизации микросхемы периферийной обработки и линии синхронизации микросхемы периферийного интерфейса соединена с сигналом ведомого генератора синхроимпульсов, причем сигнал ведущего генератора синхроимпульсов и сигнал ведомого генератора синхроимпульсов являются различными сигналами синхроимпульсов, таким образом, что микросхема периферийного интерфейса и микросхема периферийной обработки остаются в нормальном рабочем состоянии, когда главный MCU переходит в состояние глубокого сна; и микросхема периферийного интерфейса выполнена с возможностью контроля объема данных, передаваемых микросхемой периферийной обработки в микросхему периферийного интерфейса, и передачи сигнала пробуждения в главный MCU, если объем данных превышает порог. 4 н. и 9 з.п. ф-лы, 6 ил.

Изобретение относится к автоматике и вычислительной технике и может быть использовано при построении управляющих и вычислительных систем высокой производительности
Наверх