Устройство для решения дифференциальных уравнений
УСТРОЙСТВО ДЛЯ РЕШЕНИЯ дафФЕРЕНЦИАПЬНЫХ УРАВНЕНИЙ, содержащее блок управления, первую группу из К решающих блоков и первую группу из ft коммутаторов управляющих сигналов , причем каждый коммутатор управляющих сигналов содержит регистр ввода, регистр вывода, группу выходных информационньпс ключей, группу входных информационных ключей, четыре элемента И и два дешифратора адреса, выходы регистра вывода коммутатора управляющих сигналов соединены с информационными входами выходных информационных ключей коммутатора управляющих сигналов, выходы регистра ввода коммутатора управляющих сигналов соединены с информационными входами входных информационных ключей коммутатора управляюоцпс сигналов, выход первого элемента И коммутатора управляющих сигналов соединен с входом синхронизации регистра вьгаода коммутатора управляющих сигналов, выход второго элемента И коммутатора управляющих сигналов соединен с управляющими входами выходных информационных ключей коммутатора управлянщих сигналов, выход первого дешифратора адреса коммутатора управляющих сигналов соединен с первыми входами первого и третьего элементов И коммутатора управляющих сигналов, выход третьего элемента И коммутатора управляющих сигналов соединен с управляющими входами входных информационных ключей ко 1мутатора управляющих сигналов, выход второго дешифратора адреса коммутатора управляющих сигналов соединен с первыми входами второго и четвертого элементов И коммутатора управляющих сигналов, выход четвертого элемента И коммутатора уп (Л равляюнщх сигналов соединен со входом синхронизации регистра ввода, решающий блок содержит регистр результата прогонки, распределитель импульсов, регистр множимого, дешифратор команд, регистр множителя, сумматор, регистр команд, счетчик команд, регистр частичного произведения , две группы ключей, шесть 00 4 OR) групп элементов И, три группы элементов ИЛИ, регистр адреса, узел памяти, элемент ИЛИ, элемент НЕ, два элемента И, выход элемента НЕ решающего блока соединен с первыми входами элементов И первой и второй групп решакщего блока, выход второго элемента И решающего блока соединен с первым входом элемента ИЛИ решающего блока, выходы элементов И третьей гр5шпы решанядего блока соединены с первыми входами элементов ШШ первой группы решающего блока, выходы элементов И четвертой группы решающего блока соединены с
СОЮЗ СОВЕТСНИХ
Э ИЮ
РЕСПУБЛИК
ЗСЮ С 06 F 2
ОПИСАНИЕ ИЗОБРЕТЕНИЯ
Н ABTOPGHOMV СВИДЕТЕЛЬСТВУ
ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР
ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3467446/18-24 (22) 07.07.82 (46) 15.08.84. Бюл. Ф 30 (72) И.Ф.Кабанец, Л.Г.Кириллова, В.Н.Скорик, А.Е.Степанов и И.И.Петров (71) Институт проблем моделирования в энергетике АН УССР (53) 681. 32(088. 8) (56) 1. Авторское свидетельство СССР
Np 620980, кл. С 07 F 15/32, 1975.
2. Авторское свидетельство СССР
В 565299, кл. G 06 F 15/32, 1975 (прототип). (54)(57) УСТРОЙСТВО ДУЩ РЕЩЕНЩ
ДИФФЕРЕНЦИАЛЬНЬИ УРАВНЕНИЙ, содержащее блок управления, первую группу из К решающих блоков и первую группу из k коммутаторов управлящцих сигналов, причем каждый коммутатор управляккцих сигналов содержит регистр ввода, регистр вывода, группу вьжодных информационных ключей, группу входных информационньж ключей, четыре элемента И и два дешифратора адреса, выходы регистра вывода коммутатора управляющих сигналов соединены с информационными входами выходных информационных ключей коммутатора управляющих сигналов, выходы регистра ввода коммутатора управляющих сигналов соединены с информационными входами входных информационных ключей коммутатора управляющих сигналов, выход первого элемента И коммутатора управляющих сигналов соединен с входом синхронизации регистра вывода коммутатора управляккцих сигналов, выход второго элемента И коммутатора управляющих сигналов соединен с управляющими входами,SUÄÄ 1108460 А выходных информационньж ключей коммутатора управляющих сигналов, выход первого дешифратора адреса коммутатора управляющих сигналов соединен с первыми входами первого и третьего элементов И коммутатора управ" ляющих сигналов, выход третьего элемента И коммутатора управляющих сигналов соединен с управляккцими входами входных информационных ключей коммутатора управлякщих сигналов, выход второго дешифратора адреса коммутатора управлякщих сигналов соединен с первыми входами второго и четвертого элементов И коммутато" ра управлякицих сигналов, выход чет- Я вертого элемента И коммутатора управляющих сигналов соединен со входом синхронизации регистра ввода, решающий блок содержит регистр результата прогонки, распределитель g импульсов, регистр множимого, дешифратор команд, регистр множителя, ® сумматор, регистр команд, счетчик команд, регистр частичного произве- р дения, две группы ключей, шесть групп элементов И, три группы элементов ИЛИ, регистр адреса, узел памяти, элемент ИЛИ, элемент НЕ, два элемента И, выход элемента НЕ решающего блока соединен с первыми входами элементов И первой и второй групп решакицего блока, выход второго элемента И решающего блока соединен с первым входом элемента
ИЛИ решающего блока, выходы элементов И третьей группы решающего блока соединены с первыми входами элементов ИЛИ первой группы решающего блока, выходы элементов И четвертой группы решающего блока соединены с
11 первыми входами элементов ИЛИ второй группы решаняцего блока, входы ключей первой группы решающего блока соединены с информационными выходами узла памяти решающего блока, выходы ключей второй группы решающего блока соединены со вторыми входами элементов И первой группы решающего блока, выходы которых соединены со вторыми входами элементов
ИЛИ первой группы решающего блока, выходы регистра адреса решающего блока соединены с первыми входами элементов И второй группы решающего блока, выходы которых соединены со вторыми входами элементов ИЛИ вто.рой группы решающего блока, первый выход первой группы выходов распределителя импульсов решающего блока соединен со вторым входом первого элемента И решающего блока, второй выход первой группы выходов распределителя импульсов решакщего блока соединен с входом чтения узла памяти решающего блока, выход первого элемента И решающего блока соединен со вторым входом элемента ИЛИ решающего блока, выход элемента ИЛИ решающего блока соединен со входом записи узла памяти решающего блока, выходы элементов
ИЛИ первой и второй групп решающего блока соединены соответственно с информационными и адресными входами узла памяти решающего блока, первый выход второй группы выходов распределителя импульсов решающего блока соединен с управляющим входом регистра множителя решающего блока, второй выход второй группы выходов распределителя импульсов решающего блока соединен с управляющим входом счетчика команд решающего блока, третий выход второй группы выходов распределителя импульсов решающего блока соединен с управляющим входом регистра адреса решаняцего блока, четвертый выход второй группы выходов распределителя импульсов решающего блока соединен с управляющими входами ключей первой группы решающего блока, пятый выход второй группы выходов распределителя импульсов решающего блока соединен с первыми входами элементов И пятой группы решающего блока, шестой выход второй групцы выходов распределителя импульсов решающего блока соединен с первыми входами элемен08460 тов И шестой группы решающего блока, седьмой выход второй группы выходов распределителя импульсов решающего блока соединен с управляющими входами ключей второй группы решающеro блока, восьмой выход второй группы выходов распределителя импульсов решающего блока соединены с управляющим входом регистра команд решающего блока, девятый выход второй группы выходов распределителя импульсов решающего блока соединен с управляющим входом регистра результата прогонки решающего блока, десятый выход второй группы выходов распределителя импульсов решающего бло— ка соединен с управляющим входом регистра множимого решающего блока, одиннадцатый выход второй группы выходов распределителя импульсов решающего блока соединен с управляющим входом сумматора решающего блока, двенадцатый выход второй группы выходов распределителя импульсов решающего блока соединен с управляющим входом регистра частичного произведения решающего блока, первая группа входов распределителя импульсов решающего блока соединена с выходами дешифратора команд решающего блока, входы которого соединены с выходами регистра команд решающего блока, выходы регистра множителя соединены со вторыми входами элементов И пятой группы решающего блока, первая группа выходов регистра результата прогонки решающего блока соединена со вторыми входами элементов И шестой группы решающего блока, выходы элементов И пятой и шестой групп решающего блока соединены со входами элементов ИЛИ третьей группы решающего блока, выходы которык соединены с информационными входами ключей второй группы решающего блока, выходы ключей первой группы решающего блока соединены с иншормационными входами регистра множителя решающего блока, регистра команд решающего блока, регистра частичного произведения решающего блока, первой группой информационных входов регистра множимого решающего блока, первой группой информационных входов регистра результата прогонки решающего блока, выходы счетчика команд решающего блока соединены с входами регистра адреса решающего блока, выходы регистра частичного
11 произведения решающего блока соединены с первой группой входов сумматора решающего блока, вторая группа входов которого соединена с выходами регистра множимого решающего блока, выходы сумматора решающего блока соединены со второй группой информационных входов регистра результата прогонки решающего блока, вторая группа выходов которого соединена со.второй группой информационных входов регистра множимого решающего блока, выходы выходных информационных ключей группы и выходы входных информационных ключей группы каждого коммутатора управлякщих сигналов первой группы соединены соответственно с информационными входами ключей первой группы и выходами ключей второй группы соответствующего решающего блока первой группы, входы второго дешифратора адреса, второй вход четвертого элемента И, второй вход второго элемента И и выход первого элемента И каждого коммутатора первой группы co\ единены .соответственно с выходами регистра адреса, третьим и четвертым выходами первой группы выходов распределителя импульсов и первым входом второй группы входов распределителя импульсов соответствующего решающего блока первой группы, о т л и ч а ю щ е е с я тем, что, с целью повышения производительности, в него введены вторая группа из
И решающих блоков, вторая группа из
М коммутаторов управляющих сигналов, первый коммутатор данных, который содержит К узлов коммутации, и второй коммутатор данных, который содержит М узлов коммутации, каждый узел коммутации первого и второго коммутаторов данных содержит два дешифратора адреса, триггер заявок, два элемента НЕ, два элемента И, два элемента ИЛИ, группу выходных информационных ключей, группу выходных адресных ключей, выходной управляющий ключ, выходной триггер, группу входных адресных ключей, группу входных информационных ключей, входной управляющий ключ, выход первого дешифратора адреса узла коммутации коммутатора данных соединен с синхронизирующим входом триггера заявок узла коммутации коммутатора данных, выход триггера заявок узла коммутации коммутатора данных соединен
08460 с первым входом первого элемента И и с первым входом первого элемента ИЛИ узла коммутации коммутатора данных, выход первого элемента ИЛИ предыдущего узла коммутации коммутатора данных соединен со входом первого элемента НЕ и со вторым входом первого элемента ИЛИ узла коммутации коммутатора данных, второй вход первого элемента ИЛИ первого узла коммутации коммутатора данных соединен с входом логического нуля устройства, выход первого элемента НЕ узла коммутации коммутатора данных соединен со вторым входом первого элемента И узла коммутации коммутатора данных, вьмод которого соединен с управляющими входами выходных информационных ключей группы узла коммутации коммутатора данных, выходных адресных ключей группы и выходного управляющего ключа узла коммутации коммутатора данных, выход второго дешифратора адреса узла коммутации коммутатора данных соединен с первым входом второго элемента И узла коммутации коммутатора данных, выход второго элемента ИЛИ узла коммутации коммутатора данных соединен со вторым входом второго элемента И узла коммутации коммутатора данных, выход которого соединен с первым входом выходного триггера, со входом второго элемента НЕ и с управляющими входами входных адресных ключей группы, входных информационньм ключей группы, входного управляющего ключа узла коммутации коммутатора данных, выход входного управляющего ключа узла коммутации коммутатора данных подключен к первому выходу записи в память узла коммутации коммутатора данных, вьпсод второго элемента НЕ .узла коммутации коммутатора данньпс соединен со вторым входом выходного триггера узла коммутации коммутатора данных, блок управления содержит узел памяти, регистр адреса, две группы ключей, группу элементов ИЛИ, две группы элементов И, регистр половинного шага счетчик команд, регистр команд, сумматор, регистр коэффициента, дешифратор команд, регистр исходного шага, распределитель импульсов, регистр результата суперпозиции, выходы ключей первой группы блока управления соединены с информационными входами узла памяти блока управления, входы ключей второй группы
1108460 . блока управления соединены с информационными выходами узла памяти блока управления, первый выход первой группы выходов распределителя .импульсов блока управления соединен с входом записи узла памяти блока управления, второй выход первой группы выходов распределителя импульсов блока управления соединен с входом чтения узла памяти блока управления, выходы регистра адреса блока управления соединены с адресными входами узла памяти блока управления, первый выход второй группы выходов распределителя импульсов блока управления соединен с управляющим входом регистра коэффициента блока управления, второй выход второй группы выходов распределителя импульсов блока управления соединен с управляющим входом счетчика команд блока управления, третий выход второй группы выходов распределителя импульсов блока управления соединен с управляющим входом регистра адреса блока управления, четвертый выход второй группы выходов распределителя импульсов блока управления соединен с управляющими входами ключей первой группы блока управления, пятый выход второй группы выходов распределителя импульсов блока управления соединен с первыми входами элементов И первой группы блока управления, шестой выход второй группы выходов распределителя импульсов блока управления соединен с первыми входами элементов И второй группы блока управления, седьмой выход второй группы выходов распределителя импульсов блока управления соединен с управляющими входами ключей второй группы блока управления, восьмой выход второй группы выходов распределителя импульсов блока управления соединен с управляющим входом регистра команд блока управления, девятый выход второй группы выходов распределителя импульсов блока управления соединен с управляющим входом регистра результата суперпозиция блока управления, десятый выход второй группы выходов распределителя импульсов блока управления соединен с управляющим входом регистра исходного шага блока управления, одиннадцатый выход второй группы выходов распределителя импульсов блока управления соединен с ynpasляющим входом сумматора блока управления, двенадцатый выход второй группы выходов распределителя импульсов блока управления соединен с управляющим входом регистра половинного шага блока управления, первая группа входов распределителя импульсов блока управления соединена с выходами дешифратора команд блока управления, входы которого соединены с выходами регистра команд блока управления, выходы ключеч второй группы блока управления соединены с информационными входами регистра коэффициента блока управления, регистра команд блока управления, регистра половинного шага блока управления, первыми группами информационных входов регистра исходного шага блока управления и регистра результата суперпозиции блока управления, информационные входы ключей первой группы блока управления соединены с выходами элементов ИЛИ группы блока управления, первые входы которых соединены выходами элементов И первой группы блока управления, вторые входы элементов ИЛИ группы блока управления соединены с выходами элементов И второй группы блока управления, вторые входы элементов И первой группы блока управления соединены с выходами регистра коэффициента блока управления, вторые входы элементов И второй группы блока управления соединены с первой группой выходов регистра результата суперпоэиции блока управления, выходы счетчика команд блока управления соединены с информационными входами регистра адреса блока управления, выходы регистра половинного шага блока управления соединены с первой группой входов сумматора блока управления, первая группа входов которого соединена с выходами регистра исходного шага блока управления, выходы сумматора блока управления соединены со второй группой информационных входов регистра результата суперпозиции блока управления, вторая группа выходов которого соединена со второй группой информационных входов регистра исходного шага блока управления, выходы ключей первой группы блока управления соединены с информационными входами регистра вывода коммутаторов управляющих сигналов первой и второй групп, выходы входных информационных ключей
1 108460 коммутаторов управляющих сигналов, первой и второй групп соединены с информационными входами ключей первой группы блока управления, третий выход первой группы выходов распределителя импульсов которого соединен со вторыми входами первых элементов т
И коммутаторов управляющих сигналов первой и второй групп, четвертый выход первой группы выходов распределителя импульсов соединен со вторыми входами третьих элементов И коммутаторов управляющих сигналов первой и второй групп, выходы четвертых элементов И которых подключены ко второй группе входов распределителя импульсов блока управления, выходы регистра адреса которого соединены со входами первого дешифратора адреса коммутаторов управляющих сигналов первой и второй групп, выходы выходных информационных ключей группы и входы регистров ввода каждого коммутатора управлякипих сигналов второй группы соединены с информационными входами ключей первой группы и выходами ключей второй группы соответствующего решающего блока второй группы, входы второго дешифратора адреса, второй вход четвертого элемента И, второй вход второго элемента И и выход первого элемента И каждого коммутатора управляющих сигналов второй группы соединены соответственно с выходами регистра адреса,третьим и четвертым выходами первой группы выходов распределителя импульсов и вторым входом второй группы входов распределителя импульсов соответствующего решающего блока второй группы, выходы входных адресных ключей, выходы входных информационных ключей, выход выходного триггера, выход входного управляющего ключа каждого узла коммутации первого и второго коммутаторов данных соединены соответственно с первыми входами элементов И четвертой группы, с первыми входами элементов И третьей группы, с первым входом первой группы входов распределителя импульсов и вторыми входами элементов И третьей и четвертой групп, вторым входом второго элемента И соответствующего решающего блока первой и второй групп, выходы ключей первой группы, выходы регистра адреса, первый и третий выходы пер« вой группы выходов распределителя импульсов каждого блока .первой и второй групп соединены соответственно с информационными входами выходных информационных ключей группы, информационными входами выходных адресных ключей группы, информационным входом выходного управляющего ключа, управляющим входом первого дешифратора соответствующего узла коммутации первого и второго коммутаторов данных, выходы выходных информационных ключей каждого узла коммутации первого коммутатора данных соединены со входами входных информационных ключей узлов коммутации второго коммутатора данных, выходы выходных информационных ключей каждого узла коммутации второго коммутатора данных соединены со входами входных информационных ключей узлов коммутации первого коммутатора данных, выходы выходных адресных ключей группы, выходы выходных управляющих ключей, выходы выходных триггеров каждого узла коммутации первого коммутатора данных соединены соответственно с информационными входами входных адресных ключей группы, информационными входами входных управляющих ключей, со входами второго элемента ИЛИ узлов коммутации второго коммутатора данных, выходы выходных адресных ключей группы, выходы выходных управляющих ключей, выходы выходных триггеров каждого узла коммутации второго коммута.тора данных соединены соответственно с . информационными входами входных адресных ключей группы, информационными входами входных управляющих ключей, со входами второго элемента ИЛИ узлов коммутации первого коммутатора данных.
1 f Î84áÎ
Изобретение относится к цифровой вычислительной технике, а именно к устройствам для обработки цифровых денных, и может быть использовано для решения дифференциальных урав5 нений в частных производньж.
Известно устройство для решения дифференциальных уравнений, содержащее решающие блоки, информационные связи, коммутаторы, информационную шину, блок ввода-вывода, блок управления, а каждый решающий блок содержит микропроцессор, запоминающий блок, группы элементов ИЛИ (13.
Недостатком этого устройства является ограниченная пропускная способность информационной шины, которая является общей для всех решающих блоков и позволяет осуществлять загрузку и обмен между решающими блоками последовательно, что снижает общую производительность °
Наиболее близким к предлагаемому является устройство, содержащее решающие блоки, каждый из которых через соответствующий коммутатор соединен двухсторонними связями с информационной шиной, устройство управления, соединенное двусторонними связями с устройством ввода-вывода и с информационной шиной, а каждый ре,шающий блок содержит регистры чтения и записи, ключи, узел связи, микропроцессор, соединенный двусторонними связями с запоминающим устройством, подключенным соответствующи- З5 ми входом и выходом к входу и выходу решающего блока, соединенными коммутаторами, управляющие входы каждого коммутатора соединены с соответствующими вьжодами устройства управ- "О ления (2 J.
Недостаток этого устройства— низкая производительность, которая является следствием того, что, с одной стороны, наличие общей управляющей шины для включения-выключения всех микропроцессоров обеспечивает только синхронный режим их работы, а с другой — наличие общей информационной шины, которая связывает между собой решающие блоки, приводит к необходимости в последовательном обмене информацией между решающими блоками, в то время как микропроцессоры, ожидая окончания обмена, проста- 55 ивают.
Целью изобретения является повышение производительности устройства. и
Поставленная цель достигается тем, что в устройство для решения ннформацнонньж уравнений, содержащее блок управления, первую группу из К решающих блоков и первую группу иэ
К коммутаторов управляющих сигналов, причем каждый коммутатор управляющих сигналов содержит регистр ввода, регистр вывода, группу выходных информационных ключей, группу входньж информационных ключей, четыре элемента
И и два дешифратора адреса, выходы регистра вывода коммутатора управляющих сигналов соединены с информационными входами выходных информационньж ключей коммутатора управляющих сигналов, выходы регистра ввода коммутатора управляющих сигналов соединены с информационными входами входных информационных ключей коммутатора управляющих сигналов, выход первого элемента И коммутатора управляющих сигналов соединен с входом синхронизации регистра вывода коммутатора управляющих сигналов, выход второго элемента И коммутатора управляющих сигналов соединен с управляющими входами выходных информационных ключей коммутатора управляющих сигналов, выход первого дешифратора адреса коммутатора управляющих сигналов соединен с первыми входами первого и третьего элементов И коммутатора управляющих сигналов, выход третьего элемента И коммутатора управляющих сигналов соединен с управляющими входами входных информационных ключей коммутатора управляющих сигналов, выход второго дешифратора адреса коммутатора управляющих сигналов соединен с первыми входами второго и четвертого элементов И коммутатора управляющих сигналов, выход четвертого элемента И коммутатора управляющих сигналов соединен со входом синхронизации регистра ввода, решающий блок содержит регистр результата прогонки, распределитель импульсов, регистр множимого, дешифратор команд, регистр множителя, сумматор, регистр команд, счетчик команд, регистр частичного произведения, две группы ключей, шесть групп элементов И, три группы элементов
ИЛИ, регистр адреса, узел памяти, элемент ИЛИ, элемент НЕ, два элемента И, выход элемента НЕ решающего блока соединен с первыми входами элементов И первой и второй групп
1108460
15 го блока, выходы регистра адреса решающе- 0 го блока соединены с первыми входами элементов И второй группы решающего бло30
45
55 решающего блока, выход второго элемента И решающего блока соединен с первым входом элемента ИЛИ решающего блока, выходы элементов И третьей группы решающего блока соединены с первыми входами элементов ИЛИ первой группы решающего блока, выходы элементов И четвертой группы решающего. блока соединены с первыми входами элементов ИЛИ второй группы решающего блока, входы ключей первой группы решающего блока соединены с информационными выходами узла памяти решающего блока, выходы ключей второй группы решающего блока соединены со вторыми входами элементов И первой группы решающего блока, выходы которых соединены со вторыми входами элементов ИЛИ первой группы решающека,выходы которых соединены со вторыми входами элементов ИЛИ второй группы решающего блока, первый выход первой группы выходов распределителя импульсов решающего блока соединен со вторым входом первого элемента И решающего блока, второй выход первой группы выходов распределителя импульсов решающего блока соединен с входом чтения узла памяти решающего блока, выход первого элемента И решающего блока соединен со вторым входом элемента ИЛИ решающего блока, выход элемента ИЛИ решающего блока соединен со входом записи узла памяти решающего блока, выходы элементов ИЛИ первой и второй групп решающего блока соединены соответственно с информационными и адресными входами узла памяти решающего блока, первый ,выход второй группы выходов распределителя импульсов решающего блока соединен с управляющими входом регистра множителя решающего блока, второй выход второй группы выходов распределителя импульсов решающего блока соединен с управляющим входом счетчика команд решающего блока, третий выход второй группы выходов распределителя импульсов решающего блока. соединен с управляющим входом регистра адреса решающего блока, четвертый выход второй группы выходов распределителя импульсов решающего блока соединен с управляющими входами ключей первой группы решающего блока, пятый выход второй группы
40 выходов распределителя импульсов решающего блока соединен с первыми входами элементов И пятой группы решающего блока, шестой выход второй группы выходов распределителя импульсов решающего блока соединен с первыми входами элементов И шестой группы решающего блока, седьмой выход второй группы выходов распределителя импульсов решающего блока соединен с управляющими входами ключей второй группы решающего блока, восьмой выход второй группы выходов распределителя импульсов решающего блока соединен с управляющим входом регистра команд решающего блока, девятый выход второй группы выходов распределителя импульсов решающего блока соединен с управляющим входом регистра результата прогонки решающего блока, десятый выход второй группы выходов распределителя импульсов решающего блока соединен с управляющим входом регистра множимого решающего блока, одиннадцатый выход второй группы выходов распределителя импульсов решающего блока соединен с управляющим входом сумматора решающего блока, двенадцатый выход второй группы выходов распределителя импульсов решающего блока соединен с управляющим входом регистра частичного произведения решающего блока, первая группа входов распределителя импульсов решающего блока соединена с выходами дешифратора команд решающего блока, входы которого соединены с выходами регистра команд решающего блока, выходы регистра множителя соединены со вторыми входами элементов И пятой группы решающего блока, первая группа выходов регистра результата прогонки решающего блока соединена со вторыми входами элементов И шестой группы решающего блока, выходы элементов И пятой и шестой групп решающего блока соединены со входами элементов ИЛИ третьей группы решающего блока, выходы которых соединены с информационными входами ключей второй группы решающего блока, выходы ключей первой группы решающего блока соединены с информационными входами регистра множителя решающего блока, регистра команд решающего блока, регистра частичного произведения решающего блока первой группой информационных входов регистра множимого решающего
Э 1108 блока, первой группой информационных входов регистра результата прогонки решающего блока, выходы счетчика команд решающего блока соединены с входами регистра адреса решающего блока, выходы регистра частичного произведения решающего блока соединены с первой группой входов сумматора решающего блока, вторая группа входов которого соединена с щ выходами регистра множимого решающего блока, выходы сумматора решающего блока соединены со второй группой информационных входов регистра результата прогонки решающего блока, вторая группа выходов которого соединена со второй группой информационных входов регистра множимого решающего блока, выходы выходных информационных ключей группы и выходы входных информационных ключей группы каждого коммутатора управляющих сигналов первой группы соединены соответственно с информационными входами ключей первой группы и вы- у ходами ключей второй группы соответствующего решающего блока первой группы, входы второго дешифратора адреса. второй вход четвертого элемента И.второй вход второго элемента И и выход первого элемента И каждого коммутатора первой группы соединены соответственно с выходами регистра адреса, третьим и четвертым выходами первой группы выходов распределителя импульсов и
35 первым входом второй группы входов распределителя импульсов соответствующего решающего блока первой группы, введены вторая группа из M решающих блоков, вторая группа из M коммутаторов управляющих сигналов, первый коммутатор данных, который содержит К узлов коммутации, и второй коммутатор данных, который содержит
М узлов коммутации, каждый узел ком45 мутации первого и второго коммутаторов данных содержит два дешифратора адреса, триггер заявок, два элемента
НЕ, два элемента И, два элемента
ИЛИ, группу выходных информационных .ключей, группу выходных адресных
50 ключей, выходной управляющий ключ, выходной триггер, группу вхопных адресных ключей, группу входных информационных ключей, входной управляющий ключ, выход первого депй ф- >> ратора адреса узла коммутации коммутатора данных соединен с синхронизирующим входом триггера заявок узла
460 6 коммутации коммутатора данных, выход триггера заявок узла коммутации коммутатора данных соединен с первым входом первого элемента И и с первым входом первого элемента ИЛИ узла коммутации коммутатора данных, выход первого элемента ИЛИ предыдущего узла коммутации коммутатора данных соединен со входом первого элемента НЕ и со вторым входом первого элемента ИЛИ узла коммутации коммутатора данных, второй вход первого элемента ИЛИ первого узла коммутации коммутатора данных соединен с входом логического нуля устройства, выход первого элемента НЕ узла коммутации коммутатора данных соединен со вторым входом первого элемента И узла коммутации коммутатора данных, выход которого соединен с управляющими входами выходных информационных ключей группы узла коммутации коммутатора данных, выходных адресных ключей группы и выходного управляющего ключа узла коммутации коммутатора данных, выход второго дешифратора адреса узла коммутации коммутатора данных соединен с первым входом второго элемента И узла коммутации коммутатора данных, выход второго элемента ИЛИ узла коммутации коммутатора данных соединен со вторым входом второго элемента И узла коммутации коммутатора данных, выход которого соединен с первым входом выходного триггера, со входом второго элемента НЕ и с управляющими входами входных адресных ключей группы, входных информационных ключей группы, входного управляющего ключа узла коммутации коммутатора данных, выход входного управляющего ключа узла коммутации коммутатора данных подключен к первому выходу записи в память узла коммутации коммутатора данных, выход второго элемента НЕ узла коммутации коммутатора данных соединен со вторым входом выходного триггера узла коммутации коммутатора данных, блок управления содержит узел памяти, регистр адреса, две группы ключей, группу элементов ИЛИ, две группы элементов И, регистр половинного шага, счетчик команд, регистр команд, сумматор, регистр коэффициента, дешифратор команд, регистр исходного шага, распределитель импульсов, регистр результата суперпозиции, выходы клю7 1108 чей первой группы блока управления
1 соединены с информационными входами узла памяти блока управления, входы кпючей второй группы блока управления соединены с информационными вы5 ходами узла памяти блока управления, первый выход первой группы выходов распределителя импульсов блока управления соединен с входом записи узла памяти блока управления, второй выход первой группы выходов распределителя импульсов блока управления соединен с входом чтения узла памяти блока управления, выходы регист ра адреса блока управления соединены с адресными входами узла памяти блока управления, первый выход второй группы выходов распределителя импульсов блока управления соединен с управляющим входом регистра коэффи- циента блока управления, второй выход второй группы выходов распределителя импульсов блока управления соединен с управляющим входом счетчика команд блока управления, третий выход второй группы выходов распределителя импульсов блока управления соединен с управляющим входом регистра адреса блока управления, четвертый выход второй группы выходов
30 распределителя импульсов блока уп-. равления соединен с управляющими входами ключей первой группы блока управления, пятый выход второй группы выходов распределителя импульсов блока управления соединен с первыми входами элементов И первой группы блока управления, шестой выход второй группы выходов распределителя импульсов блока управления соединен с первыми входами элементов И вто40 рой группы блока управления, седьмой выход второй группы выходов распределителя импульсов блока управления соединен с управляющими входами ключей второй группы блока управления, восьмой выход второй группы выходов распределителя импульсов блока управления соединен с управляющим входом регистра команд блока управления, девятый выход второй группы выходов ра=пределителя импульсов блока управления соединен с управляющим входом регистра результата суперпоэиции блока управления, десятый выход второй группы выходов распределителя. > импульсов блока управления соединен с управляющим входом регистра исходного шага блока управления, 460 8 одиннадцатый выход второй, группы выходов распределителя импульсов блока управления соединен с управляющим входом сумматора блока управления, двенадцатый выход второй группы выходов распределителя импульсов блока управления соединен с управляющим входом регистра половинного шага блока управления, первая группа входов распределителя импульсов блока управления соединена с выходами дешифратора команд блока управления, входы которого соединены с выходами регистра команд блока управления, выходы ключей второй группы блока управления соединены с информационными входами регистра коэффициента блока управления, регистра команд блока управления, регистра половинного шага блока управления, первыми группами информационных входов регистра исходного шага блока управления и регистра результата су.лерпозиции блока управления, информационные входы ключей первой группы блока управления соединены с выходами элементов ИЛИ группы блока уп" равления, первые входы которых соединены с выходами элементов И первой группы блока управления, вторые входы элементов ИЛИ группы блока управления соединены с выходами элементов И второй группы блока управления, вторые входы элементов И первой группы блока управления соединены с выходами регистра коэффициента блока управления, вторые входы элементов И второй группы блока управления соединены с первой группой выходов регистра результата суперпозиции блока управления, выходы счетчика команд блока управления соединены с информационными входами регистра адреса блока управления, выхо" ды регистра половинного шага блока управления соединены с первой группой входов сумматора блока управления, вторая группа входов которого соединена с выходами регистра половинного шага блока управления, выходы сумматора блока управления соединены со второй группой информационных входов регистра результата суперпозиции блока управления, вторая группа выходов которого соединена со второй группой информационных входов регистра исходного шага блока управления, выходы ключей первой группы блока управления сое1108460
10 динены с информационными входами регистра вывода коммутаторов управляющих сигналов первой и второй групп, выходы входных информационных ключей коммутаторов управляющих сигналов первой и второй групп соединены с информационными входами ключей второй группы блока управления, третий выход первой группы выходов распределителя импульсов которого tp соединены со вторыми входами первых элементов И коммутаторов управляющих сигналов первой и второй групп, четвертый выход первой группы выходов распределителя импульсов соединен со вторыми входами третьих элементов И коммутаторов управляющих сигналов первой и второй групп, выходы четвертых элементов И которых подключены ко второй группе входов распределите- о ля импульсов блока управления, выходы регистра адреса которого соединены со входами первого дешифратора адреса коммутаторов управляющих сигналов первой и второй групп, выходы выходных информационных ключей группы и входы регистров ввода каждого коммутатора управляющих сигналов второй группы соединены с информационными входами ключей первой группызО и выходами ключей второй группы соответствующего решающего блока второй группы, входы второго дешифратора адреса, второй вход четвертого элемента И, второй вход второго эле35 мента И и выход первого элемента И каждого коммутатора управляющих сигналов второй группы соединены соответственно с выходами регистра адреса, третьим и четвертым выходами первой группы выходов распределителя импульсов и вторым входом второй группы входов распределителя импульсов соответствующего решающего блока BTopoH rp IIbI ВыхОды ВхОдных ад ресных ключей, выходы входных информационных ключей, выход выходного триггера, выход входного управляющего ключа каждого узла коммутации первого и второго коммутаторов дан50 ных соединены соответственно с первыми входами элементов И четвертой группы, с первыми входами элементов
И третьей группы, с первым входом первой группы входов распределителя импульсов и вторыми входами элемен55 тов И третьей и четвертой групп, вторым входом второго элемента И соответствующего решающего блока первой и второй групп, выходы ключей первой группы, выходы регистра адреса, первый и третий выходы первой группы выходов распределителя импульсов каждого решающего блока первой и второй групп соединены соответственно с информационными входами выходных информационных ключей группы, информационными входами выходных адресных ключей группы, информационным входом выходного управляющего ключа, управляющим входом первого дешифратора соответствующего узла коммутации первого и второго коммутаторов данных, выходы выходных информационных ключей каждого узла коммутации первого коммутатора данных соединены со входами входных информационных ключей узлов коммутации второго коммутатора данных, выходы выходных информационных ключей каждого узла коммутации второго коммутатора данных соединены со входами входных информационных ключей узлов коммутации первого коммутатора данньгх, выходы вьгходных адресных ключей группы, выходы выходных управляющих ключей, выходы выкодных триггеров каждого узла коммутации первого коммутатора данных соединены соответственно с информационными входами входных адресных ключей группы, информационными входами входных управляющих ключей, со .входами второго элемента ИЛИ узлов коммутации второго коммутатора данных, выходы выходных адресных ключей группы, выходы выходных управляющих ключей, выходы выходных триггеров каждого узла коммутации второго коммутатора данных соединены соответственно с информационными входами входных адресных ключей группы, информационными входами входных управляющих ключей, со входами второго элемента ИЛИ узлов коммутации первого коммутатора данных.
На фиг, 1 представлена структурная схема предлагаемого устройства; на фиг. 2 - конкретная реализация, узла коммутации; на фиг. 3 — конкретная реализация решающего блока; на фиг. 4 — конкретная реализация блока управления; на фиг. 5 — конкретная реализация коммутатора управляющих сигналов; на фиг. 6 — временная диаграмма работы устройства; на фиг. 7 — конкретная реализация буфера ввода-вывода на фиг. 8—
460
20
3U 32U д ц
ЗХ д„2
11 1108 алгоритм работы решающего блока; на фиг. 9 — алгоритм расчета суперпоэиции блоком управления..
Устройство (фиг. 1) содержит блок
1 ввода-вывода, блок управления 2, коммутаторы 3 -3 управляющих сигнам лов, решающие блоки 41-4, коммутаторы 5 -5 данных, каждый из которых содержйт соответственно узлы коммутации 6>-6 и 6 +„-6 . Кроме того, устройство содержит выходные информационные шины 7, входные информационные шины 8, выходные управляющие шины 9, входные управляющие шины
10 -10„„, адресные шины 11. Каждый решающий блок 4 содержит первую группу информационных входов 12, вход запроса 13, группу информационных выходов 14, группу адресных выходов 15, выход записи, выход чтения, выход записи в память 16, каждый узел 6 содержит первую группу адресных входов 17, первую группу выходов 18, выход захвата и первый выход записи в память 19. Каждый решающий блок 4 содержит группу адресных входов 20, вторую группу информационных входов 21, вход захвата и вход записи в память 22. Каждый узел 6 содержит первую группу вхо30 дов 23., первую группу адресных входов
24, первый вход записи в память и вход записи 25, вторую группу информационных выходов 26, вторую группу адресных выходов 27, второй выход записи в память 28, вторую группу входов 29, вторую группу адресных входов 30, второй вход записи в память
31, выход запроса 32, входы запроса
311-33„ приоритетный выход 34, приоритетный вход 35, вход логического нуля 36 устройства.
Узел коммутации 6 коммутатора 5 данных (фиг. 2) содержит первый дешифратор 37 адреса, триггер 38 заявок, первый элемент HE 39, первый элемент И 40, первый элемент ИЛИ 41, группу выходных информационных ключей 42, группу выходных адресных ключей 43, выходной управляющий ключ
44, второй дешифратор 45 адреса, второй элемент ИЛИ 46, второй элемент И 47, второй элемент НЕ 48, выходной триггер 49, группу входных адресных ключей 50, группу входных информационных ключей 51 входной управляющий ключ 52. Решающий блок (фиг. 3) содержит регистр результата прогонки 53, распределитель 54 импульсов, регистр множимого 55, де шифратор 56 команд, регистр множителя 57, сумматор 58, регистр 59 команд, счетчик 60 команд, регистр 61 частичного произведения, буфер 62 ввода-вывода, регистр 63 адреса, узел 64 памяти, элемент ИЛИ 65, группы элементов ИЛИ 65, 65>, элемент HE бб, элементы И 67, 67, группы элементов И 67>-67 . Блок уп" равления 2 (фиг. 4) содержит узел 68 памяти, регистр 69 адреса, буфер 70 ввода-вывода, регистр 71 половинного шага, счетчик 72 команд, регистр 73 команд, сумматор 74, регистр 75 коэффициента, дешифратор 76 команд, регистр 77 исходного шага, распределитель 78 импульсов, регистр 79 результата суперпозиции. Коммутатор 3 управляющих сигналов (фиг. 5) содержит регистр 80 вывода, группу выходных информационных ключей 81, первый дешифратор 82 адреса, первый элемент И 83, второй элемент
И 84, группу входных информационных ключей 85, регистр 86 ввода, третий элемент И 87, четвертый элемент
И 88, второй дешифратор 89 адреса.
Буферы 62, 70 имеют структуру, представленную на фиг. 7, они содержат две группы элементов И 90, 91, группу элементов ИЛИ 92, две группы ключей 93,94.
Устройство работает следующим образом.
В исходном состоянии устройство подготовлено к работе, т.е. в узле
68 памяти блока управления 2 записаны через блок 1 управляющие программы, массивы коэффициентов, начальные и граничные условия, а в узлах 64 йамяти решающих блоков 4 -4 записа1 М ны управляющие программы.
Рассмотрим работу устройства на примере двумерного уравнения параболического типа заданного в единичном квадрате (0<х<1, 0iy<1), аппроксимируемого методом конечных разностей с использованием локальноодномерных схем
j +f/2 j 0j> Е-";e О,,V,Å ;,Е 1-1; S,Å (2) 2 Ч 1108460 ф"-u " И -20 . +11 О,. g g f4.1 „((Я-1 Z ь Ч Исходную сеточную область Ni раз 5 бывают на подобласти размерностью (q х g), где Н PtI, (Ь(1). На образовавшихся дополнительных границах, расположенных на расстоянии Н друг от друга, определяют условия сопряжения путем реализации следующих этапов: решение одномерной задачи (2) с шагом Н О (например, методом прогонки) в решающих блоках 4„-4 1, р, в v )+П2 результате получают U,. решение одномерной задачи (2) с шагом V=H/2 (например, методом прогонки) в решающих блоках 4„-4>, в » 1/х результате получают U < < Расчет суперпоэиции полученных решений в блоке управления 2 по формуле 1+1/2 4 "Р1/2 " 1+1 . = — u, --u, е з ;,е решение на дополнительных границах одномерной задачи (3) с шагом Ч = Ъ (нипример, методом прогонки) 30 в решающих блоках 4 -4, в результате получают О. i+ 4 Решение задачи в подобластях осуществляется во второй группе решающих блоков 41 1 -4щ, например, 35 ,методом прогонки. Формулы метода прогонки следующие: Для реализации описанного алгоритма блок управления 2 вырабатывает по шинам 11,7,9 соответственно адрес, данные и сигнал ЗП УВВ. В коммутаторе 3 управляющих сигналов, к которому адресуется блок управления 2, срабатывает дешифратор 82 адреса (фиг. 5), с выхода которого активный сигнал совместно с активным сигналом 3II УВВ поступают на входы элемента И 83. По сигналу с.выхода элемента И 83 передаваемая информация с шин 7 записывается в регистр 80 и одновременно через выход запроса коммутатора 3 сигнал запроса поступает в распределитель 54 импульсов решающего блока 41. По сигналу "Запрос" I решающий блок 4, переходит на подпрограмму чтения информации из регистра 80 вывода. Для этого решающий блок 4, выставляет на адресных выходах адрес коммутатора 31, который поступает на вход дешифратора 89 адреса, а по шине ЧТ УВ — активный сигнал. По совокупности активных сигналов на входе элемента И 84 выходные ключи 81 подключают выходы регистра 80 к входам 12 решающего блока 4 и информация записывается через буфер 62 вводавывода в регистр результата прогонки 53, а затем запоминается в узле 64 памяти (фиг. 3). По командам блока управления 2 исходная информация (коэффициенты, значения, граничные условия) загружается в первый решающий блок 4 и последней командой передаваемого массива запускает решающий блок 4 на выполнение программы по реше1 нию одномерной задачи с шагом Н (методом прогонки) . Для этого в решающий блок 4„ передается код, соответствующий передаче управления, и адрес перехода (подробно алгоритм работы решающего блока 4 приведен на фиг. 8) ° Затем блок управления 2 переключается через коммутатор 3 управляющих сигналов ко второму решающему блоку 4, загружает исходной информацией узел 64 памяти и передает управление решающему блоку 4, который начинает выполнять собственную программу, а в это время блок управления 2 переключается к следующему блоку 4, таким образом, все К/2 решающих блоков 4 со смещением во времени выполняют программы по определению условий сопряжения на этапе решения одномерной задачи с шагом Н. На фиг. 6 показана диаграмма занятости ресурсов предлагемого устройства для двумерной задачи, причем сначала показан этап вычисления поля на j-м временном слое с последующей привязкой этапов j+1-ro временного слоя. После того, как выполнено вычисление в любом из решающих блоков 4 и определено значение поля с шагом Н, решающий блок 4 сообщает об этом блоку управления 2. Для этого реша460 1108 35! ющий блок 4 выставляет на выходе 15 адрес коммутатора 3 управляющих сигналов на выходе 14 — данные для передачи в блок 2, а на выходе 16— активный сигнал ЗП УВВ. По совокуп5 ности этих сигналов коммутатор 3 управляющих сигналов (фиг. 5) принимает информацию в регистр 86 и далее управляющим сигналом "Запрос" по шине 10 передает управление блоку 2, 10 который переходит на подпрограмму чтения, включающую выдачу по шинам 11 адреса коммутатора 3, который поступает на вход дешифратора 82 адреса, и управляющего сигнала ЧТ УВВ 15 на шине 9 . По активному сигналу с выхода элемента И 87 информация с регистра 86 через ключи 85 поступает по информационным шинам 8 через буфер ввода-вывода (фиг. 4) в регистр 20 79 блока 2, а затем записывается в узел 68 памяти. Далее таким же образом принимаются остальные слова полученного массива иэ блока 4 в блок 2. 25 Аналогично после завершения вычислений каждый из К/2 решающих блоков 4 последовательно передает в блок 2 полученные массивы данных (фиг. 6) . Параллельно с работой К/2 решающих блоков 4 в группе решающих блоков 4 +„-4> осуществляется расчет поля для предыдущего временного слоя (по алгоритму, представленному на фиг. 8) ° После того, как получена информация при расчете поля в решающих блоках 41, -4, которая на следующем временйом шаге используется 40 для расчета условий сопряжения с шагом Н/2, осуществляется последовательная передача вычислительных значений поля через узлы 61,+1-бщ коммутатора 5> данных в решающие бло45 и 4>-41,. Передав информацию, решае блоки 4 1, „-4 продолжают выполнение программы по вычислению поля (фиг. 6). Рассмотрим более подробно цикл передачи информации, например, из бло50 ка 4„в блок 4„. Решающий блок 4 адресуется к триггеру 38 заявок как к внешнему устройству и устанавливает запрос на передачу в триггере 38(фиг.2), с выхода которого запрос поступает в узел приоритетов (элементы 39, 40, 41). Если есть запросы от других ре16 шающих блоков 41, „-4 „, то в соответствии с приоритетом только в одном узле 6 коммутатора 5,данньж на выходе элемента 40 формируется активный сигнал. Пусть приоритет блока 4„, выше остальных в данной группе. Тогда на выходе элемента 40 формируется активный сигнал "Запрос", который через выход 32 узла 6 поступает ко всем узлам. 6 -6 . Затем решающий блок 4 формирует на выходах 15 адрес поля памяти увла 64 решающего блока 4„, на выходах 14— передаваемые данные, а на выходе 16управляющий сигнал ЗПП. Эта информация через входы 24, 23, 25 узла 6 „, входные ключи 43,42,44 и выходы 27, 26,28 узла б„„поступает соответственно на выходы 30, 29, 31 узлов 61-6 Только в узле б срабатывает дешифратор 45 адреса. По совкупности активных сигналов с выхода дешифратора 45 адреса и с выхода элемента ИЛИ 46 срабатывает элемент И 47, выходной сигнал которого устанавливает триггер 49 в единицу. Триггер 49 формирует управляющий сигнал "Захват", который через выход 19 узла 6 no l 1 ступает на вход 22 блока 4 и пере1 водит в третье состояние информационные, адресные и управляющие выходные буферы блока 41, а адрес, информация и управляющий сигнал ЗПП соответственно через входы 30, 29, 31 узла 6, входные ключи 50, 51, 52, выходы 17, 18, 19 узла 6 поступают на входы 20-22 решающего блока 41. Таким образом, происходит передача данных под управление решающего блока 4„„ в узел 64 памяти блока 4 Для блока 4„ поле памяти разбито на к+1 областей, причем одна область находится в собственном блоке 4, а остальные К областей распределены в блоках 4 -41,. По окончании цикла передачи сбрасывается триггер 38 заявок и соот" ветственно переводится в исходное состояние буфер решающего блока 41. Получив информацию с предыдущего временного слоя, решающие блоки 4 -4 1 3с приступают к выполнению программ по расчету одномерной задачи с шагом Н/2. Полученные результаты решающие блоки 41-4 последовательно через коммутаторы 31-31, управляющих сигналов передают в блок 2, где происходит вычисление суперпозиции полученных решений с шагом Н и Н/2 1108460 (подробный алгоритм приведен на фиг. 9). Результат вычисления загру-, жается в блоки 41-4,(и передается управление на выполнение по расчету одномерной задачи с шагомер на дополнительных границах, а к этому времени заканчивается расчет поля в группе решающих блоков 41+< -4„„ и результаты передаются в блок управления 2. Блок управления 2 приступает к выводу промежуточных значений на внешнее устройство (накопитель или регистратор). Результат расчета с шагом Ь иэ блока 4>-4,р через узлы 6,-6 ц и узлы 6. -6 последовательно переЬт м даются в освободившиеся к этому времени блоки 4 + -4>, где осуществляется расчет поля. Блоки 4 -4 приI 5 ступают к программе расчета с шагом Н для следующего временного слоя. Описанная последовательность повторяется до тех пор, пока не закончится время моделируемого процесса. Таким образом, введение новых функциональных блоков и связей позволяет повысить производительность устройства за счет распараллеливания вычислительного процесса в решающих блоках 41-4 g и 41-4и. Р7г ю 0r 35r фиг.2 1108460 1108460 1108460 11084бО Фие. 7 1108460 1108460 Тираж 699 Подписное ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 113035., Москва, Ж-35, Раушская наб., д. 4/5 Заказ 5866/35 Филиал ППП "Патент", r. Ужгород, ул. Проектная, 4 Составитель А. Чеканов Редактор С Тимохина Техред Ж.Кастелевич Корректор о. Билак
