Матричное устройство для решения дифференциальных уравнений в частных производных

 

1. МАТРИЧНОЕ УСТРОЙСТВО ДЛЯ РЕШЕНИЯ ДИФФЕРЕНЦИАЛЬНЫХ УРАВНЕНИЙ В ЧАСТНЫХ ПРОИЗВОДНЫХ, содержащее элемент ИЛИ, отличающееся тем, что, с целью увеличения быстродействия, в него введено ti-1 элементов ИЛИ и матрица из (п « гп) вычислительных блоков (где п - число временньгк слоев, а tn - количество разрядов представления информации), причем каждый (i , j )-й вычислительный блок ( 5 ) содержит элемент ИЛИ, три сумматора-вычитателя и три коммутатора, в каждом вычислительном блоке выходы первого коммутатора соединены с первой группой входов первого сумматора-вычитателя , выходы которого подключены к первой группе входов второго сумматора-вычитателя , вторая группа входов которого подключена к-выходам второго коммутатора, а выходы соединены с первой группой входов третьего сумматора-вычитателя, вторая группа входов которого подключена к выходам третьего коммутатора, выходы трех старших разрядов которого подключены к входам элемента ИЛИ ( 1 , f)-ro вычислительного блока, .{-я ( i 1,п ) группа информационных входов устройства подключена к второй группе входов первого сумматора-вычитателя ( i ,1)-го вычислительного блока, (п +1)-я группа информационных входов устройства подключена к информационным входам первого коммутатора каждого вычислительного блока, (п +2)-я группа информационных входов устройства (Подключена к информационным входам второго и третьего коммутатороб каж (Л дого вычислительного блока, информационные входы третьего сумматоравычитателя ( i , j )-го (где i 1, h , , m -1) вычислительного блока соединены со сдвигом на один разряд с второй группой информационных входов первого сумматора-вычитателя ( т , j +1)-го вычислительного блока, управляющие входы первого коммутатора и первого сумматора-вычитателя

СОКИ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

09) (11) З15ц G 06 F 15/328

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н ABTOPCKOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3493997/18-24 (22) 23.09.82 (46) 23.10.84. Бюл. ¹ 39 (72) Г,Е. Пухов, А.И; Стасюк и Ф.Е. Лисник (71) Киевский ордена Трудового

Красного Знамени институт инженеров гражданской авиации (53) 681.321(088.8) (56) 1. Авторское свидетельство СССР № 742946, кл. G 06 F 15/32, 1980.

2, Авторское свидетельство СССР № 691861, кл. С 06 F 15/32, 1979.

3. Авторское свидетельство СССР № 798864, кл. G 06 F 15/328, 1981. (54)(57) 1. МАТРИЧНОЕ УСТРОЙСТВО

ДЛЯ РЕШЕНИЯ ДИФФЕРЕНЦИАЛЬНЫХ УРАВНЕНИЙ В ЧАСТНЫХ ПРОИЗВОДНЫХ, содержащее элемент ИЛИ, о т л и ч а ю— щ е е с я тем, что, с целью увеличения быстродействия, в него введено и -1 элементов ИЛИ и матрица из (n x m) вычислительных блоков (где n — число временных слоев, а — количество разрядов представле.ния информации), причем каждый (i, 1 )-й вычислительный блок (1 = 1,tl, 1 = 1, т ) содержит элемент ИЛИ, три сумматора-вычитателя и три коммутатора, в каждом вычислительном блоке выходы первого коммутатора соединены с первой группой входов первого сумматора-вычитателя, выходы которого подключены к первой группе входов второго сумматора-вычитателя, вторая группа входов которого подключена к выходам второго коммутатора, а выходы соединены с первой группой входов третье го сумматора-вычитателя, вторая группа входов которого подключена к выходам третьего коммутатора, выходы трех старших разрядов которого подключены к входам элемента ИЛИ (, j )-го вычислительного блока, 1-я (i = 1, n ) группа информационных входов устройства подключена к второй группе входов первого сумматора-вычитателя (i,1)-го вычислительного блока, (n +1) я группа информационных входов устройства подключена к информационным входам первого коммутатора каждого вычислительного блока, (n +2)-я группа информационных входов устройства подключена к информационным входам g второго и третьего коммутатороВ каждого вычислительного блока, информационные входы третьего сумматоравычитателя (i, j )-го (где

j=1, е -1) вычислительного блока соединены со сдвигом на один разряд с второй группой информационных входов первого сумматора-вычитателя (, j +1)-ro вычислительного блока, управляющие входы первого коммутатора и первого сумматора-вычитателя (1, j) — го (где j =1, m ) вычислительного блока соединены с шиной логического нуля устройства, управляющие входы третьего коммутатора и третьего сумматора-вычитателя (n, 1 )-го (где j =1 m ) вычислительного блока соединены с шиной логического нуля а устройства, i é (i -"1, n ) знаковый вход устройства соединен с управляющим входом второго сумматора-вычитателя (i, 1) — ro вычислительного блока и управляющим входом первого сумматора-вычитателя (i +1,1)-го вычислительного блока, первый и вто1120346

20 рой старшие разряды )-Й информационной шины устройства () =1, n ) подключены к первому и второму соответственно входам i-го элемента ИЛИ, выход которого подключен к первому управляющему входу второго коммутатора (i, 1)-ro вычислительного блока и первому управляющему входу первого коммутатора (! +1, 1) -го вычислительного блока и первому управляющему входу третьего коммутатора (i -1,1)-го вычислительного блока, вторые управляющие входы первого, второго и третьего коммутаторов (, 1)-ro (=2, ь -1) вычис— лительного блока, вторые управляющие входы второго и третьего коммутаторов (1,1)-ro вычислительного блока и вторые управляющие входы первого и второго коммутаторов (п,1)-ro вычислительного блока соединены с шиной логического нуля устройства, знаковый выход третьего сумматоранынитатели ((, 1 )-га вычислительного алане (i =1, n, ) =1, и -1) Изобретение относится к вычислительной технике и может быть применено автономно или в комплексе с цифровой вычислительной машиной для оперативного решения дифференциальных уравнений в частных производных.

Известно устройство, содержащее регистры, блок умножения, сумматор, коммутатор и блок вычислений моментов функции, причем выход первого регистра соединен с первым входом блока умножения, выход которого соединен с входом сумматора, подключенного своим выходом к одному из входов второго регистра, выхоц которого соединен с первыми входами коммутатора, третьего регистра, с входом вычислителя моментов функ" ции (.

Недостатком этого устройства является относительно низкое быстродействие, определяемое тем, что вычислительный процесс организован в виде последовательности шагов.

Известно устройство, содержащее д блок деления, блок умножения, блок соединен с управляющим входом перt вого сумматора-вычитателя (i +1, j+1)-го вычислительного блока, с управляющим входом второго сумматора-вычитателя (), j +1)-го вычислительного блока и управляющим входом третьего сумматора-вычитателя (! — 1, j+1)-го вычислительного блока, выходы старшего разряда третьего сумматора-вычитателя и элемента ИЛИ (1, 1 )-го () =!, и, 1 =1, л — 1) соединены соответственно с первым и вторым управляющими входами первого коммутатора (1 +2, j +1)-го вычислительного блока, первым и вторым соответственно управляющими входами второго коммутатора (j+1)-ro вычислительного блока и первым и вторым соответственно управляющими входами (i -1, j +1)-ro вычислительного блока, выходы знакового и старшего разряда третьих сумматоров-вычитателейи выходы элементов

KIN каждого вычислительного блока соединены с выходами шинами устройства. возведения в квадрат, блок ввода, сумматор и регистры, причем выход блока деления подключен к третьему входу первого регистра, выход которого соединен с входом блока возведения в квадрат, подключенного своим выходом к первому входу блока деления, а выход блока ввода соединен с третьим входом блока умножения (2 ).

Недостатком устройства является низкое быстродействие.

Наиболее близким к изобретению по технической сущности является устройство, содержащее сумматор, регистры, блок ввода, блок деления, блок возведения в квадрат, блок умножения и блок вычитания, выход которого соединен с первым входом блока деления, второй вход и выход которого соединены соответственно с выходом первого регистра и вторым входом сумматора (3 $

Недостатком известного устройства является низкое быстродействие, определяемое последовательным вычислительным процессом.

1120346 4

Указанная цель достигается тем, что в матричное устройство для решения дифференциальных уравнений в частных производных, содержащее элемент ИЛИ, дополнительно введены

h -1 элементов ИЛИ и матрица из (n xnan ) вычислительных блоков (где n— число временных слоев, а ъ- количество разрядов представления информации), причем каждый (1, 1 )-й вычислительный блок (i =1, п, 1 =1, П1) содержит элемент ИЛИ, три сумматора-вычитателя и три коммутатора, в

15 каждом вычислительном блоке выходы первого коммутатора соединены с первой группой входов первого сумматора-вычитателя, выходы которого подключены к первой группе входов вто20 рого сумматора-вычитателя, вторая группа входов которого подключена к выходам второго коммутатора, а выходы соединены с первой группой вхо25 дов третьего сумматора-вычитателя, вторая группа входов которого подключена к выходам третьего коммутатора, выходы трех старших разрядов которого подключены к входам элемента ИЛИ (1, j )-го вычислительного

30 блока, 1-я 1г 1 = 1, п ) группа информационных входов устройства подключена к второй группе входов первого сумматора-вычитателя, (1,1)-ro вычислительного блока, (n +1)-я груп- З5 па информационных входов устройства подключена к информационным входам первого коммутатора каждого вычислительного блока, (n+2)-я группа информационных входов устройства 40 подключена к информационным входам второго и третьего коммутаторов каждого вычислительного блока, информационные входы третьего сумматоравычитателя (i, j)-ro 1 =1, n

1, п1 -1) вычислительного блока соединены со сдвигом,на один разряд с второй группой информационных входов первого сумматора-вычитателя (1 j+1)-го вычислительного блока, 50 управляющие входы первого коммутатора и первого сумматора-вычитателя (1, j )-го (где j =1,111) вычислительного блока соединены с шиной логического нуля устройства, управляющие 55 входы третьего коммутатора и третьего сумматора-вычитателя (n 1 )-ro (где j= 1, nl) вычислительного блока з

Цель изобретения — увеличение быстродействия.

1 соединены с шиной логического нуля устройства, 1-й (i - =1, n ) знаковый вход устройства соединен с управляющим входом второго сумматора-вычитателя (i, 1)-ro вычислительного блока и управляющим входом первого сумматора-вычитателя (i +1,1)-го вычислительного блока, первый и второй старше разряды 1-й информационной шины устройства (1 =1, n ) подключены к первому и второму соответственно входам 1-го элемента

ИЛИ, выход которого подключен к пер" вому управляющему входу второго коммутатора (1,1)-ro вычислительного блока и первому управляющему входу

1первого коммутатора (1 +1, 1)-го

1 вычислительного блока и первому управляющему входу третьего коммутатора (1 -1,1)- го вычислительного блока, вторые управляющие входы первого, второго и третьего коммутаторов (1, 1)-го (i =2, п -1) вычислительного блока, вторые управляющие входы второго и третьего коммутаторов (1, 1)-го вычислительного блока и вторые управляющие входы первого и второго коммутаторов (n,1)-го вычислительного блока соединены с шиной логического нуля устройства, знаковый выход третьего сумматора-вычитателя (1, )-го вычислительного блока (i =1, п, 1 =1, п1-1) соединен с управляющим входом первого сумматора-вычитателя (i +1, j+1)-ro вычислительного блока, с управляющим входом второго сумматора-вычитателя (1, I + 1)-ro вычислительного блока и управляющим вхоДом третьего сумматора — вычитателя (1 -1, j+1)-го вьг ислительного блока, выходы стар.— шего разряда третьего сумматора-вычитателя и элемента ИЛИ (1, j)-ro (= l, н, jm=1, m --ll соединены соответственно с первым и вторым управляющими входами первого коммутатора (i +1, j+1)- го вычислительного блока, первым и вторым соответственно управляющими входами второго коммутатора (i 1 +1)-ro вычислительного блока и первым и вторым соответственно управляющими входами (i --1, j +1)-ro вычислительного блока, выходы знакового и старшего pasряда т нетьих сумматоров-вычитателей и выходы элементов ИЛИ каждого вычислительного блока соединены с выходными шинами устройства.

1 120346

На фиг. 1 приведена схема матричного устройства для решения дифференциальных уравнений в частных производных, на фиг. 2-схема вычислительного блока. 5

Матричное устройство для решения дифференциальных уравнений в частных производных (фиг. 1) содержит матрицы (q x zn) вычислительных блоков 1 (где n — число временных слоев, 0 а tn — количество разрядов представления информации), элементы ИЛИ 2 выходных шин 3i (i=- 1, a ), (n+1)-ю входную шину 4 и (n+2)- ю входную шину 5. Каждый (i, )-й вы- !5 числительный блок 1 (=1, zn ) cozzep жит элемент ИЛИ 6, три сумматора-. вычитателя 7 и три коммутатора 8.

В каждом вычислительном блоке 1 выходы первого коммутатора 8 соединены 20 с первой группой входов первого сумматора-вычитателя 7, выходы которого подключены к первой группе входов

I второго сумматора-вычитателя 7, вто рая группа входов которого подключена к выходам второго коммутатора 8, а выходы соединены с первой группой входов третьего сумматора-вычитателя

7. Вторая группа входов третьего сумматора-вычитателя 7 подключена к выходам третьего коммутатора 8, а выходы трех старших разрядов третьего сумматора-вычитателя 7 подключены к входам элемента ИЛИ 6 (i, 1 )-ro вычислительного блока 1.

Каждая -я (1 =1,гп ) группа инфор35 мационных входов устройства подключена к второй группе входов первого сумматора-вычитателя 7 (i,1)-го вычислительного блока 1. Каждая

40 (в+1)-я группа информационных входов устройства подключена к информационным входам первого коммутатора 8 каждого вычислительного блока 1 и каждая (n+2) я группа информацион45 ных входов устройства подключена к информационным входам второго и третьего коммутаторов 8 каждого вычислительного блока 1. Информационные входы третьего сумматора-вычи50 тателя 7 (i, g )-го (i =1, п, 7

=1, щ ) вычислительного блока 1 соединены со сдвигом .на один разряд с второй группой информационных первого сумматора-вычитателя 7 (i

j+1)-го вычислительного блока 1.

Управляющие входы первого коммутатора 8 и первого сумматора-вычитателя 7 (1, i ) — го (где j =1,zn ) вычислительного блока 1 соединены с шиной логического нуля устройства.

Управляющие входы третьего коммутатора и третьего сумматора-вычитателя (n j)-го вычислительного блока 1 соединены с шиной логического нуля устройства. Каждый -й (i = 1, n ) знаковый вход устройства соединен с управляющим входом второго сумматора-вычитателя 7 (i,1)-rn вычислительного блока и управляющим входом первого сумматора-вычитателя

7 (i +1, 1) -ro вычислительного блока 1

Первый и второй старшие разряды

i è информационной шины 3, устрой1 ства (=- I, n ) подключены к первому и второму соответственно входам

i-го элемента ИЛИ 2, выход которого подключен к первому управляющему входу второго коммутатора 8 (1,1)-ro вычислительного блока 1 и первому управляющему входу первого коммутатора (i+1,1)-го вычислительного блока 1 и первому управляющему входу третьего коммутатора 8 (1 -1,1)-го вычислительного блока 1. Вторые управляющие входы второго и третьего коммутаторов 8 (1,1)-го вычислительного блока 1 и вторые управляющие входы первого и второго коммутаторов (n,1)-го вычислительного блока 1 соединены с шиной логического нуля устройства. Знаковый вход третьего сумматора-вычитателя 7 (,j) — го вычислительного блока 1 (i=1, n; j =1,zn — 1) соединен с управ— ляющим входом первого сумматора-вычитателя 7 (i+1, 1+1)-ro вычислительного блока 1, с управляющим входом второго сумматора-вычитателя 7 (1, j+1)-го вычислительного блока 1 и управляющим входом третьего сумматора-вычитателя 7 (i -1, j +1)-го вычислительного блока 1. Выход старшего разряда третьего сумматоравычитателя 7 и элемента ИЛИ 6 (i

j)-ro (=1, n, j =1, rn — 1) вычисли— тельного блока 1 соединены соответственно с первым и вторым управляющими входами первого коммутатора

8 (1 +1, 1+1)-го вычислительного блока 1, первым и вторым соответственно управляющими входами второго коммутатора 8 (i, j + 1)-го вычислительного блока 1, первым z» вторым соответственно управляющими входами (i -1, j+1)-ro вычислительного блока. Выходы знакового и старшего разряла третьих сумматоров-вычитателей 7 и

20346 8 и запишем его в разрядной форме (4) v c где Г и с! — разрядные матрицы, представляющие собой разрядное изображение Г и а при m = 4 (!!! количество разрядов представленной информации) и

° с

10 (2) и (х,o) = !Р (х) 15

20 V

U F; — разрядные векторы, пред-, 25 ставляющие собой разрядное изображение О. и S. соответственно и

М

F.=

U.= ,!

I"= —; Ol=(1+2Г); F. I Е(!+1)+ип .

,г

h+1

U =u.

Для наглядности запишем i-ю строку системы уравнений (5) в развернутом виде при m =4.

11 — ГО.!

+ ! 1

+с! и

-ru

1-1

21 a2

+ CI U, + Ol и .

1 !

21 12

-ru. +rè. !

+1 !+1

21 12

-Г и -ГО

1-1 1-1

32 <2 13 — ru- +ru + Гu. !

Ф1 !Ф1 !Ф!

31 гг 13

+аи +аи.+аО, 1 !

31 22 1

-r u, -r u. -rU, 1-1 !-1 1-1

41 32 23 14 41 32 23 14 41 32 23 1 4

-Ги, -r u. -ги. -r u. +о!О.+аи.+о!О,+ u. — ru. -ru. -r U. -r u.

1-1 1 1 1-1 1-1 1 ! 1+1 !+1 !+1 1 !+1

42 32 24

+аи,+au.+au, i !

42 33 24 — !и. — ГО. — !U !

+! i+i 1+1 фг 33 24

ГU. — Ги.

1-1 i-1 1 (6) 43 34

+ГU ° — Ги, 1-! i 1

43 34

+ru. — rU. н1

43 34

+Ии. + cIU, 1 !

44

Ги °

1-1

44 — ГО.

1-1

Учитывая тот факт, что информа- 55 ция представляется в форме с фиксированной запятой перед старшим разрядом и в соответствии с выражением

7 !) выходы элементов ИЛИ каждого вычислительного блока соединены с выходными шинами устройства.

Работу матричного устройства для решения дифференциальных уравнений в частных производных вида

0Iu d u

Р(Л)-m«c"

Вхг с начальными условиями на прямой т =0 поясняем на конкретном примере. Запишем выражение (1) в виде неявной разностной схемы (I!+1) I! !!+1 !!+1 !!+1

О . -U. U -2О. +U. ! !+1 1-1 (!1+1! 13)

1г

Р где Ь и Т вЂ” шаги по пространственной х и временной координатам; и и — номера точек по временной и пространственной координатам (n — О, 1,2,...; = О, 1,2..)

Преобразуем выражение (3) (! +1)-го временного слоя к следую— щему виду

-! и. +au.-ru. !

-1 1+1 1 r.-. 1 ду ру р

Г и, +а и,— r u =F.; !12, ..., (5)

1-1 j 1+1 (4) а = (1+2 Г) ) 2 г, то в выражении (6) значение компоненты с! (значеv ние старшего разряда) вектора

A равно единице (а =1), а значение коми на основании последующего разрядного уравнения выражения (8) опре2 деляется значение и; второго разряда

Искомого вектора U . 20

1 1 1 1

1.= ) при 0,=1; U.= Î; u =F. ч Г, vF

2 Я / (1) (1) 3 (11

1 1 1 1 1 i 1

Я// . 2 . "{1)

U.=u. = О 31Я ь U.=51Я/1F, (9) 2

Значение /./ подставляется в равенство (8) благодаря чему вычисляетч (2) ся следующий вектор

"(1) -Я(v g v 3 ч2 1 ч(2)

F. +2 (r u „- // +) U. jF., (1о) на основании которого определяется з значение третьего разряда и. векч

1 тора

3// 3/

2 U; U.=" i

3» 2(2) (/. =Р.

F1

2(2. З {2) {2)

; U F, чГ. ч)=.

4О з . ч (2)

1ф/1 0 ° = 31ф/1 F ° . (11}

Ц °

1 з/ зп

1при и. 1) и. O

1 i

3/ 3//

{) u, =U.=0; s

1 1

Аналогичным образом, значение кажj дого j --го разряда и; искомого вектора И, определяется из следующего 45

1 рекурентного отношения:

+2 (vU

"()-2) ()-1)) v

). -au). +ги ." l=F (12}

1 1 1+1i

,» 13

; /./. -< о".-F () ); 50

1 1 1

1(/ 1/ j-1 j ) 11 «1, =0 U..=F.() 1) F.VF.

1 i

1/

0 = /при (/,=1

)! j j . ч() 1}

° =0 &1ча и {/ ° =З1ф/1 Е,, (13)9 55

1™1 1

И, наконец, значение (п1+1)-ro

»1+ 1 ч разряда //. вектора и определяется

1 1 по в ыр аже нию

9 )120 поненты )- вектора /-. равны нулю

1 (l = О) . Благодаря этому вычислительный процесс организуется путем решения разрядных уравнений в выражении (6) начиная со старшего. Значение 5

1 первого разряда и искомого вектоv 1 ра и; определяется из первого раз- . рядного уравнения выражения (6) как

2, «

Далее величина.о;подставляется в выражение (6), что яожет быть записано )зц,)/ще

F. +2 - u, -5u.+tu. )= F . (8}

-1)ч 1 1 „1 1 Ч{1)

-1 - . )-;

346 )о

F(n1+1) 2-> ъ m v v п1 "{11

+ I U. -cf U.+n. = F (14)

П1+1 П1 (»1) /n+1{ »1+2(„,) в+1 ч

sign о, =з/ п F (15)

Работа устройства происходит следующим образом.

На ) первых выходных шин каждой i-й строки 3. подаются соотI ветственно и значений F; правых частей выражения (4), на (n +1)-ю входч ную шину 4 подается значение о/ и на

v (п+2)-ю входную шину 5-значение

После этого в схеме протекает переходной процесс, по окончании которого на выходах знакового разряда 1-й входной шины U каждого 1-ro элемента ИЛИ 2 по выражению (7) образуются соответственно знак

1 1 2 з1 11 /-/; и значение и„= F; ч F первого разряда искомого вектора

U„ (1 = 1, /1 ), поступающие на соответствующие входы вычислительных блоков 1 первого столбца матрицы.

В вычислительных блоках первого столб ца матрицы реализуется выражение (8) благодаря чему на выходах трех информационных разрядов его (знакового и первого разряда третьего сумматора-вычитателя 7 и выходе элемента ИЛИ 6) в соответствии с выражением (9) образуется следующее:

2 на выходе первого разряда — з/q/ и /

1/ на выходе втоуого — 3; и на выхо// де третьего ь; . При этом величина

2 второго разряда И; искомого вектора принимает нулевое значение, если

2/ 2»

= О единичное при ); =1, u",= О и равное двум, если 3, =-0; =1, Далее в соответствии с выражением (8) значение 5 ° и в соответствии

2 с выражением (9) значения и. посту1 пают на соответствующие входы вычислительных блоков 1 второго столбца. В вычислительных блоках 1 второго столбца моделируются выражения (10), а на выходе трех информационных разрядов его знакового и первого разряда третьего сумматора и выходе элемента ИЛИ 6 вычислительного блока 1 по выражению (11) образуются значения соответственно по

3 // разрядам — з1 /1 u i 9 и,. и

3 /

Если о. = " = О, то значение

О1 { 3 з третьего разряда u = О, когда а// а а

= 1, vi=0, то и = 1 ипри и. а/

u ° = 1, значение третьего разряда

Я (2/ равно двум. Полученные значения

ll 1 и и; поступают на соответствующие э входы вычислительных блоков 1 последующего столбца матрицы. Аналогичным образом в каждом вычислительном блоке 1 -ro столбца выполняется выражение (12), на выходе трех информационных разрядов его но выражению (13) образуется значение >-го ч разряда U; вектора 0 и, наконец, в каждом вычислительном блоке 1 последнего столбца реализуется выраже,ние (14), а на выходах четырех информационных разрядов его по выражению (5) образуется значение

V (re+1)-го разряда искомого вектора 0;

Таким образом, после подачи входной информации и окончания переходного процесса в схеме на выходах элементов ИЛИ 2 и выходах трех информационных разрядов вычислительных блоков 1 — и строки каждого j-ro столбца образуются значения разрядов соответственно первого и и. с/.+ 1 1 и (1+1)-го и; 1=го искомого вектора и; в знаковой двоичной избыточной системе счисления, т.е. каждый pas120346 12 ряд имеет свой знак и принимает значения, равные "0", "1", "2".

Использование новых элементов вычислительных блоков, элементов ИЛИ, а также новых связей между ними, 5 отличает предлагаемое устройство в отличие от известного в котором вычислительный процесс организован в виде последовательности шагов, 10 что определяет его низкое быстродействие, в предлагаемом устройстве вычислительный процесс организован параллельно благодаря чему время решения определяется временем переход 15 ного процесса в схеме (ибо схема устройства является комбинационной) и равно времени задержки сигнала между входом и выходом устройства.

Этот факт способствует применению

20 предлагаемого устройства в вычислительных системах, реализующих вычислительных процесс в натуральном масштабе времени, например управление технологическим процессом или динамическим объектом в режиме его нормального функционирования.! 120346

Составитель А. Чеканов

Редактор Н. Бобкова Техред Л.Коцюбняк

Корректор А. Зимокосов

Подписное

Филиал ППП "Патент", r. Ужгород, ул. Проектная, 4

Заказ 7744737 Тираж 698

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5