Устройство для решения дифференциальных уравнений
УСТРОЙСТВО ДЛЯ РЕШЕНИЯ ДИФФЕРЕНЦИАЛЬНЫХ УРАВНЕНИЙ, содержащее блок управления, блок ввода-вывода , группу из К решающих блоков и группу из К коммутаторов, причем вход данных блока управления соединен с выходом блока ввода-вывода, выход результата блока управления соединен с информационным входом блока, ввода-вывода, блок управления содержит узел памяти, регистр адреса, счетчик Команд, регистр команд, дешифратор команд, причем информационные выходы регистра команд соединены с входами дешифратора команд каждый коммутатор содержит регистр ввода, регистр вывода, группу выходньпс информационных ключей, группу входных информационных ключей, четыре элемента И, два дешифратора адреса и триггер запроса, в каждом коммутаторе выходы регистра вывода кал1дого коммутатора соединены с информационными входами выходньк информационных ключей коммутатора, выходы регистра ввода кажДого коммутатора соединены с информационными входами входных информационных ключей, выход первого элемента И каждого коммутатора соединен с входом синхронизации регистра вывода и первым входом триггера запроса, выход второго элемента И -каждого коммутатора соединен с управляющими входами выходных информационных ключей, первого дешифратора адреса каждого коммутаторасоединен с первыми входами первого и третьего элементов И, выход третьего элемента И соединен с управляющими входами входных информационных ключей , выход второго дешифратора адS реса каждого коммутатора соединен с первыми входами второго и четверто го элементов И, выход четвертого элемента И каждого коммутатора соединен с входом синхронизации регистра ввода, решающий блок содержит регистр результата итерации, распре .делитель импульсов, регистр левой точки, дешифратор команд, регистр коэффициента, сумматор, регистр косо манд, счетчик команд, регистр правой точки, две группы ключей, две (;О 4ib группы элементов И, группу элементов ИЛИ, регистр адреса, узел памяСО ти, причем в каждом решающем блоке первый выход первой группы выходов распределителя импульсов соединен с входом синхронизации регистра коэффициента решающего блока, второй выход первой группы выходов распределителя импульсов решающего блока соединен со счетным входом счетчика команд решакицего блока, третий выход первой группы выходов распределителя импульсов решающего блока
ае аи
СОЮЗ СОВЕТСНИХ
ХИЛ РН
РЕСПУБЛИН
4(51) С 06 F 15/328
ГОСУДАРСТЮЕННЫЙ НОМИТЕТ СССР
ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ
ОПИСАНИЕ ИЗОБРЕТЕНИЯ
К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 3508750/24-24 (22) 04. 11.82 (46) 15. 01 . 85. Бюл. В 2 (72) И.Ф. Кабанец, И.И. Петров, В.Н. Скорик и A.Е. Степанов (71) Институт проблем моделирования в энергетике АН УССР (53) 681.323(088.8) (56) 1. Авторское свидетельство СССР
У 620980, кл. С 06 F 15/328, 04.07.75.
2. Авторское свидетельство СССР
Ф 565299, кл. С 06 F 15/328, 01.07;75 (прототип). (54)(57) УСТРОЙСТВО ДЛЯ РЕШЕНИЯ
ДИФФЕРЕНЦИАЛЬНЫХ УРАВНЕНИЙ, содержащее блок управления, блок ввода-вывода, группу из K решающих блоков и группу из K коммутаторов, причем вход данных блока управления соединен с выходом блока ввода-вывода, выход результата блока управления соединен с информационным входом блока. ввода-вывода, блок управления содержит узел памяти, регистр адреса, счетчик команд, регистр команд, дешифратор команд, причем информационные выходы регистра команд соединены с входаии дешифратора команд каждый коммутатор содержит регистр ввода, регистр вывода, группу выходных информационных ключей, группу входных информационных ключей, четыре элемента И, два дешифратора адреса и триггер запроса, в каждом коммутаторе выходы регистра вывода каждого коммутатора соединены с информационными входами выходных информационных ключей коммутатора, выходы регистра ввода кажфого коммутатора соединены с информационными входами входных информационных ключей, выход первого элемента И каждого коммутатора соединен с входом синхронизации регистра вывода и первым входом триггера запроса, выход второго элемента И каждого коммутатора соединен с упразляющиии входами выходных информационных ключей, выход первого дешифратора адреса каждого коммутатора соецинен с первыми входами первого и третьего элементов И, выход третьего элемента И соединен с управляющими входами входных информационных ключей, выход второго дешифратора ад- Pg реса каждого коммутатора соединен с первыми входаии второго и четверто го элементов И, выход четвертого элемента И каждого коммутатора соединен с входом синхронизации регистра ввода, решающий блок содержит регистр результата итерации, распределитель импульсов, регистр левой точки, дешифратор команд, регистр коэффициента, сумматор, регистр команд, счетчик команд, регистр правой точки, две группы ключей, две группы элементов И, группу элементов ИЛИ, регистр адреса, узел памяти, причем в каждом решающем блоке фф первый выход первой группы выходов .распределителя импульсов соединен с входом синхронизации регистра ко- ф, эффициента решающего блока, второй
-выход первой группы выходов распределителя импульсов решающего блока соединен со счетныи входом счетчика команд решающего блока, третий выход первой группы выходов распределителя импульсов решающего блока
1 соединен с входом синхронизации регистра адреса решающего блока, четвертый выход первой группы выходов распределителя импульсов решающего блока соединен с управляющими. входами ключей первой группы решающего блока, пятый выход первой, группы выходов распределителя импульсов решающего блока соединен с первыми входами элементов И первой группы решающего блока, шестой выход первой группы выходов распределителя импульсов решающего блока соединен с первыми входами элементов И второй группы решающего блока, седьмой выход первой группы выходов распределителя импульсов решаю.щего блока соединен с управляющими входами ключей второй группы решаю щего блока, восьмой выход первой группы выходов распределителя им.пульсов решающего блока соединен с входом синхронизации регистра команд решающего блока,.девятый выход первой групны выходов распре делителя импульсов решающего бло- . ка соединен с входом синхронизации регистра результата итерации решающего блока, десятый выход пер- вой группы выходов распределителя импульсов решающего блока соединен с входом синхронизации регистра левой точки решающего блока одиннадцатый выход первой группы выходов
° распределителя импульсов решающего. блока соединен с управляющим входом сумматора решающего блока, двенадцатый выход первой группы выходов распределителя импульсов решающего блока соединен с входом синхронизации регистра правой точки решающего блока, первая группа входов распре- . делителя импульсов решающего блока соединена с выходами дешифратора команд решающего блока, входы которого соединены с выходами регистра команд решающего блока, выходы ключей второй группы решающего блока, соединены с информационными входами
I регистра коэффициента, регистра команд, регистра правой точки, первыми группамк информационных входов регистра результата итерации и регистра левой точки решающего блока, выходы счетчика команд решающего блока соединены с информационными входами регистра адреса решающего блока, .выходы регистра правой точки!
34949 решающего блока соединены с входами первого слагаемого сумматора решающего блока, входы второго слагаемого которого соединены с информационными входами регистра левой точки решающего блока, выходы сумматора решающего блока соединены с второй группой информационных входов регистра результата итерации решающего блока, правая группа выходов которого соединена:с второй группой информационных входов регистра левой точки решающего блока, выходы регистра коэффициента решающего блока соединены с вторыми входами элементов И первой группы решающего блока, вторая группа выходов регистра результата итерации решающего блока соединена с вторыми входами элементов И второй группы решающего блока, выходы элементов И первой
:и второй групп решающего блока соединены соответственно с первыми и вторыми входами элементов ИЛИ груцп, выходы которых соединены с информа.ционными входами ключей первой груп,пы решающего блока, первый выход, второй группы выходов распределитеI ля импульсов решающего блока соединен с входом записи узла памяти решаю,щего блока, второй выход второй группы выходов распределителя им. пульсов решающего блока соединен с
;входом чтения узла памяти решающего блока, информационные входы ключей второй группы решающего блока соединены с выходами узла памяти решающего блока, выходы ключей первой группы решающего блока соединены с информационными входами узла памяти решающего блока, выходы регистра
t адреса решающего блока соединены с
Ф адресными входами узла памяти решающего блока, о т л и ч а ю щ е—
;е с я тем, что, с целью повышения производительности, в него введены группа из блоков запроса прерывания и блок приоритетного прерывания, причем каждый блок запроса пре рывания содержит дешифратор адреса,, элемент И, триггер, выход дешифра;тора адреса блока запроса прерыва:ния соединен с первым входом элемен. та И блока запроса прерывания„ выход которого соединен с. синхрони:зирующим входом триггера блока запроса прерывания, блок приоритет:ного прерывания содержит регистр .запроса прерывания, регистр текуще11 го состояния, дешифратор приорите Ф та, триггер блокировки, элемент ИЛИ, элемент И, триггер прерывания, регистр управления, дешифратор управления, выходы регистра запроса пре-, рываний блока приоритетного прерывания соединены с первой группой входов дешифратора приоритетов, с первой группой информационных входов регистра управления и входами дешифратора управления блока приоритетного прерывания, первая группа выходов регистра текущего состояния блока приоритетного прерывания соединена с второй группой входов дешифратора приоритета блока приоритетного прерывания, выход которого соединен с первым входом элемента И блока приоритетного прерывания, второй вход которого соединен с вторым выходом регистра текущего состояния блока приоритетного прерывания, выход триггера блокировки блока приоритетного прерывания соединен с первым входом элемента И блока приоритетного прерывания, второй вход которого соединен с выходом элемента ИЛИ блока приоритетного прерывания, выход элемента И блока приоритетного прерывания соединен с информационным входом триггера прерывания блока приоритетного прерывания, выход которого соединен
Ф с входом триггера блокировки и с синхронизирующим входом регистра управления блока приоритетного прерывания, блок управления содержит две группы ключей, регистр предыдущей итерации,. сумматор, де- шифратор команд, регистр текущей итерации, распределитель импульсов, выходы регистра адреса блока управления соединены с адресными входами узла памяти блока управления, выходы первой группы ключей блока управления соединены с информационными входами узла памяти блока управле-. ния, информационные выходы которого соединены с информационными входа1 ми второй группы ключей, .первый выход первой группы выходов распределителя импульсов блока управления— с входом записи узла памяти блока управления, второй выход первой
l группы выходов распределителя импульсов блока управления соединен с входом чтения узла памяти блока управления, первый выход второй
34949 группы выходов распределите я импульсов блока управления соединен управляющим входом счетчика команд блока управления, второй выход второй группы выходов распределителя импульсов блока управления соединен с управляющим входом регистра адреса блока управления, третий выход второй группы выходов распределителя импульсов блока управления соединен с управляющими входами первой группы ключей блока управления, четвертый выход второй группы выходов распределителя импульсов блока управления соединен с управляющими входами второй группы ключей блока управления, пятый выход второй группы выходов распределителя импульсов блока управления соединен с управляющим входом регистра команд блока управления, шестой выход второй группы выходов распределителя импульсов блока управления соединен с управляющим входом регистра предыдущей итерации блока управления, седьмой выход второй группы выходов распределителя импульсов блока управления — с управляющим входом сумматора блока управления, восьмой выход второй группы выходов распределителя импульсов блока управления соединен с управляющим входом регистра текущей итерации блока управления, первая группа входов распределителя импульсов блока управления соединена с выходами дешифратора команд блока управления, входы которого соединены с выходами регистра команд блока управления, выходы второй группы ключей блока управления соединены с входами регистра команд, регистра предыдущей итерации, первой группой входов регистра текущей итерации блока управления, выходы счетчика команд блока управления соединены с входами регистра адреса блока управления, выходы регистра предыдущей итерации блока управления соединены с входами первого слагаемого сумматора блока управления, входы второго слагаемого которого соединены с пер вой группой выходов регистра текущей итерации блока управления, выходы сумматора блока управления соединены с второй группой входов регистра текущей итерации блока
:управления, вторая группа выходов .которого соединена с информационны1334949 ми входами первой группы ключей блока управления, выходы регистра адреса блока управления соединены с входами первого дешифратора адреса каждого коммутатора, выходы первой группы ключей блока управления соединены с входами регистра вывода каждого коммутатора и с второй груп" пой входов регистра текущего состоя-. ния блока приоритетного прерывания, входы второй группы ключей блока управления соединены с выходами входных информационных ключей каждого коммутатора и с второй группой выходов регистра управления блока приоритетного прерывания, третий выход первой группы выходов распре-: делителя импульсов блока управления соединен с вторым входом первого элемента И каждого коммутатора, четвертый выход первой группы выходов распределителя импульсов блока управления соединен с вторым входом третьего элемента И каждого коммутатора, пятый выход первой группы выходов распределителя импульсов блока управления соединен с первым входом регистра текущего состояния блока приоритетного прерывания, шестой выход первой группы выходов распределителя импульсов блока управления соединен с третьим входом элемента И блока приоритетного прерывания, седьмой выход первой группы выходов распределителя импульсов блока управления соединен с синхронизирующим входом триггера прерывания блока приоритетного прерывания, восьмой выход первой группы выходов распределителя импульсов блока управления соединен с первым управляющим входом регистра управления блока приоритетного пре-. рывания, девятый выход первой группы выходов распределителя импульсов блока управления соединен с вторым управляющим входом регистра управИзобретение относится к цифровой вычислительной технике, а именно к устройствам для обработки цифровых ления блока приоритетного прерывания, первый выход которого соединен с вторым входом распределителя импульсов блока управления, выходы выходных информационный ключей 1 -ro коммутатора соединены с информационными входами второй группы ключей
< -го решающего блока, информационные входы регистра ввода -го коммутатора и информационный вход триггера 1 -го блока запроса прерывания соединены с выходами первой группы ключей (-ro решающего блока, входы второго дешифратора адреса < -го коммутатора и входы дешифратора адреса (-го блока запроса прерывания соединены с выходами регистра адреса -го решающего блока, второй вход четвертого элемента И -ro коммутатора и второй вход элемента
И,< -го блока запроса прерывания соединены с третьим выходом второй группы выходов распределителя импульсов 1 -го решающего блока, второй вход второго элемента.И -ro коммутатора соединен с четвертым выходом второй группы выходов распределителя импульсов -го решающего блока, второй вход триггера запроса j. -го коммутатора соединен с пятым выходом второй группы выходов распределите1 ля импульсов 1 -го решающего блока, выход триггера запроса -ro коммутатора соединен с вторым входом
6 распределителя импульсов < -го решающего блока, выход триггера -го блока запроса прерывания соединен с соответствующим входом регистра запроса прерывания блока приоритетного прерывания, вход сброса триггера < -го блока запроса .прерывания соединен с соответствующим выходом дешифратора управления блока приоритетнога прерывания, вторая группа информационных входов регистра управления блока приоритетного прерывания соедндинена с логическим нулем устройства. данных, и может быть использовано для решения дифференциальных уравнений в частных производных.
949 4
Цель изобретения — повышение производительности устройства.
Поставленная цель достигается
t тем, что в устройство для решения SS дифференциальных уравнений, содержащее блок управления, блок вводавывода, группу из К решающих бло3 1134
Известны устройства для решения дифференциальных уравнений, содержащие решающие блоки, информационные связи, коммутаторы, информационную шину, блок ввода-вывода, блок управления, а каждый решающий блок содержит микропроцессор, запоминающий блок, группы элементов ИЛИ (1) .
Недостатком этих устройств являетая ограниченная пропускная спо- 1р собность информационной шины, которая является общей для всех решающих блоков и позволяет осуществлять загрузку и обмен между решающими блоками последовательно, что снижает общую производительность.
Наиболее близким к предлагаемому является устройство, содержащее решающие блоки, каждый из которых через соответствующий коммутатор соединен двусторонними связями с информационной шиной, устройство управления, соединенное двусторонними связями с устройством вводавывода и с информационной шиной, а каждый решающий блок содержит регистры .чтения и записи, ключи, узел связи, микропроцессор, соединенный двусторонними связями с запоминающим устройством, подключенным соответствующим входом и выходом к выходу решающего блока, соединенными коммутаторами, управляющие входы каждого коммутатора соединены с соответствующими выходами устройства ул аалеалл (2) .
Недостатком этого устройства является низкая производительность, которая является следствием того, что, с одной стороны, наличие общей
40 управляющей шины для включения-выключения всех микропроцессоров обеспечивает только синхронный режим работы, а с. другой стороны, наличие общей информационной шины, которая
45 связывает между собой решающие блоки, приводит к необходимости последовательного обмена информацией между решающими блокамй, тогда как микропроцессоры, ожидая окончания обмена, простаивают.
S0 ков и группу из К коммута-.оров, причем вход данных блока управления .соединен с выходом блока ввода-вывода, выход результата блока управления соединен с информационным ,входом блока ввода-вывода, блок уп.равления содержит узел памяти, ре- . гистр адреса, счетчик команд, регистр команд, дешифратор команд, при чем информационные выходы регистра команд соединены с входами дешифра,тора команд, каждый коммутатор содержит регистр ввода, регистр вывода, группу выходных информационных ключей, группу входных информационных ключей,; четыре элемента И, два дешифратора адреса и триггер запро са, выходы регистра вывода каждого коммутатора соединены с информационными входами выходных информационных: ключей, выходы регистра ввода каждого коммутатора соединены с информационными входами входных информационных ключей-; выход первого элемента
И каждого коммутатора соединен с входом синхронизации регистра вывода, и первым входом триггера запроса, выход второго элемента И каждого ком- мутатора соединен с управляющими входами выходных информационных ключей, выход первого дешифратора адреса каждого коммутатора соединен .с первыми входами первого и третьего элементов И, выход третьего элемента И коммутатора соединен с. управляющими входами входных информационных ключей, выход второго дешифратора адреса каждого коммутатора соединен с первыми входами второго и четвертого элементов И, выход четвертого элемента И каждогс коммутатора соединен с входом синхронизации регистра ввода, рещающий блок содержит регистр результата итерации, распределитель импульсов, регистр левой точки, дешифратор команд, регистр коэффициента, сумматор, регистр команд, счетчие команд .регистр правой точки, две группы
1, ключей, две группы элементов И, груп пу элементов ИЛИ, регистр адреса, узел памяти, причем в каждом решающем блоке первый выход первой группь) выходов распределителя импульсов соединен с входом синхронизации регистра коэффициента решающего блока, второй выход первой группы выходов распределителя импульсов решающего блока соединен са счетным
i 134949 б
Э входом счетчика команд решающего блока, третий выход первой групйы выходов распределителя импульсов решающего блока соединен с входом синхронизации регистра адреса решаЮ ющего блока, четвертый выход первой
:группы выходов распределителя импульсов решающего блока соединен с
;управляющими входами ключей первой .группы решающего блока, пятый выход первой группы выходов распределителя импульсов решающего блока соединен с первыми входами элементов
И первой группы решающего блока, шестой выход первой группы выходов распределителя импульсов решающего ,блока соединен с первыми входами элементов И второй группы решающего блока, седьмой выход первой группы выходов распределителя импульсов решающего блока соединен с управ:ляющими. входами ключей второй группы ,решающего блока, восьмой выход первой группы выходов распределителя импульсов решающего блока. соединен с входом синхронизации регистра команд решающего блока,. девятый выход первой группы выходов распреде-. лителя импульсов решающего блока соединен с входом синхронизации регистра результата итерации решающего блока, десятый выход первой группы выходов распределителя импульсов решающего блока соединен с входом синхронизации регистра левой
:точки решающего блока, одиннадцатый выход первой группы выходов распределителя импульсов решающего блока соединен с управляющим входом сумматора решающего блока, двенадцатый выход первой группы выходов распределителя импульсов решающего блока соединен с входом синхронизации регистра правой точки решающего блока, первая группа входов распре, делителя импульсов решающего блока соединена с выходами дешифратора команд решающего блока,:входы которого соединены с выходами регистра команд решающего блока, выходы ключей второй группы решающего блока соединены с информационными входамн регистра коэффициента, регистра команд, регистра правой точки, первыми группами информационных входов регистра результата итерации и регистра левой точки решающего блока, выходы счетчика команд решающего .
30 !
S0
55 блока соединены с информационными входами регистра адреса решающего блока, выходы регистра правой точки, решающего блока соединены с входами первого слагаемого сумматора решающего блока, входы второго слагаемого которого соединены с информа» ционными входами регистра левой точКи решающего блока, выходы сумматора решающего блока соединены с второй группой информационных входов регистра результата итерации решающего блока, первая группа выходов которого соединена с второй группой информационных входов регистра левой точки решающего блока, выходы регист ра коэффициента решающего блока соединены с вторыми входами элементов
И первой группы решающего блока, вторая группа выходов регистра результата итерации решающего блока соединена с вторыми входами элементов И второй группы решающего блока, выходы элементов И первой и второй рупп решающего блока соединены соответственно с первыми и вторыми входами элементов ИЛИ групп, выходы которых соединены с информационными входами ключей первой группы решающего блока, первый выход второй группы выходов распределителя импульсов решающего блока соединен с входом записи узла памяти решающего блока, второй выход второй группы выходов распределителя импульсов решающего блока соединен с входом чтения узла памяти решающего блока, информационные входы ключей второй группы решающего блока соединены с выходами узла памяти решающего блока, выходы ключей первой группы решающего блока соепинены с информационными входами узла памяти решающего блока, выходы регистра адреса решающего блока соединены с адресными входами узла памяти решающего блока, введены группа из K блоков запроса прерывания и блок приоритетного прерывания, причем каждый блок запроса прершвания содержит дешифратор адреса, элемент И, триггер, выход дешифратора адреса бло-. ка запроса прерывания соединен с первым входом элемента И блока запроса прерывания, выход которого соединен с синхронизирующим входом триггера блока запроса прерывания, блок приоритетного прерывания cbдержит регистр запроса прерывания, 1134949
8 регистр текущего состояния, дешифра". тор приоритета, триггер блокировки, элемент ИЛИ, элемент И, триггер прерывания, регистр управления, дешифратор управления, выходы регистра запроса прерываний блока приоритетного прерывания соединены с первой группой входов дешифратора приоритетов, с первой группой информа10 ционных входов регистра управления и входами дешифратора управления блока приоритетного прерывания, первая группа выходов регистра текущего состояния блока приоритетного преры15 вания соединена с второи группои входов дешифратора приоритета блока приоритетного прерывания, выход которого соединен с первым входом элемента И блока приоритетного прерывания, второй вход которого соединен с вторым выходом регистра текущего
Ъ состояния блока приоритетного прерывания, выход триггера блокировки блока приоритетного прерывания соединен с первым входом элемснта И
25 блока приоритетного прерывания, второй вход которого соединен с выходом элемента ИЛИ блока приоритетного прерывания, выход элемента И блока приоритетного прерывания соединен
30 с информационным входом триггера прерывания блока приоритетного прерывания, выход которого соединен с входом триггера блокировки н с синхронизируюцим входом регистра управ- 35 ления блока приоритетного. прерывания, блок управления содержит две группы ключей, регистр предыдущей итерации, сумматор, дешифратор команд, регистр текущей итерации, распределитель 40 импульсов, выходы регистра адреса блока управления соединены с адресными входами узла памяти блока. управления, выходы первой группы ключей блока управления соединены с информа45 ционными входами. узла памяти блока управления, информационные выходы которого соединены с информационными входами второй группы ключей, первый выход первой группы выходов распределителя импульсов блока управления соединен с входом записи узла памяти блока управления, второй вцход первой группы выходов распределителя импульсов блока управления 55 соединен с входом чтения узла памяти блока управления, первый выход второй группы выходов распределителя импульсов блока управления соединен с управляющим входом счетчика команд блока управления, второй выход второй группы выходов распределителя импульсов блока управления соединен с управляющим входом регистра адреса блока управления, третий выход второй группы выходов распределителя импульсов блока управления соединен с управляющими входами первой группы ключей блока управления, четвертый выход второй группы выходов распределителя импульсов блока управления соединен с управляющими входами второй группы ключей блока управления, пятый выход второй группы выходов распределителя импульсов блока управления, соединен с управляющим входом регистра команд блока управления, шестой выход второй группы выходов распределителя импульсов блока управления соединен с управляющим входом регистра предыдущей итерации блока управления, седьмой выход второй группы выходов распределителя импульс: сов блока управления соединен с управляющим входом сумматора блока управления, восьмой выход второй группы выходов распределителя импульсов блока управления соединен с управляющим входом регистра текущей итерации блока управления, первая группа входов распределителя импульсов блока управления соединена с выходами дешифратора команд блока управления, входы которого соединены с выходами регистра команд блока управления, выходы второй группы ключей блока управления соединены с входами регистра команд, регистра предыдущей итерации, первой группой входов регистра текущей итерации блока управления, выходы счетчика команд блока управления соединены с входами регистра адреса блока управления, выходы регистра предыдущей итерации блока управления соединены с входами первого слагаемого сумматора блока управления, входы второго слагаемого которого соединены с первой группой выходов регист" ра текущей итерации блока управления, выходы сумматора блока управления . соединены с второй группой входов регистра текущей итерации блока управления, вторая группа выходов которого соединена с информационными.
9 1134 входами первой группы ключей блока управления, выходы регистра адреса блока управления, соединены с входами первого дешифратора адреса каждого коммутатора, выходы первой группы ключей блока управления соединены с входами регистра вывода каждого коммутатора и с второй группой: входов регистра текущего состояния блока приоритетного прерывания, вхо- 1п ды второй группы ключей блока управ/ ления соединены с выходами входных информационных ключей каждого коммуб татора и с. второй группой выходов регистра управления блока приоритетного прерывания, третий выход первой группы выходов распределителя импуль" сов блока управления соединен с вторым входом первого элемента И каждого коммутатора, четвертый выход 2О первой группы выходов распределителя импульсов блока управления соединен с вторым входом третьего элемента .И каждого коммутатора, пятый выход первой группы выходов распределителя 2$ импульсов блока управления соединен с первым входом регистра текущего состояния блока приоритетного прерывания, шестой выход первой грунпы выходов распределителя импульсов ЗО блока управления соединен е третьим
1 входом элемента И блока приоритетного прерывания, седьмой выход первой группы выходов распределителя импульсов блока управления соединен с син-., 5 хроиизирующим входом триггера прерывания блока приоритетного прерыва.ния, восьмой выход первой группы выходов распределителя импульсов блока управления соединен с первым 4р управляющим входом регистра управ-.
:ления блока приоритетного прерывания,.
:девятый выход первой группы выходов
:распределителя импульсов блока уп,равления соединен.с" вторым управ- 45 ляющим входом регистра управления .блока йриоритетного прерывания, первый выход которого соединен с вторым входом распределителя импульсов блока управления, выходы выходных 50 информационных ключей (-го ком,мутатора соединены с информацион- . ными входами второй группы ключей
°, 1 "го решающего блока, информацион" ные входы регистра ввода . i -ro 55 коммутатора и информационный вход триггера 1 -го блока запроса прерывания соединены с выходами первой
949 10 группы ключей j. -го решающего блока, входы второго дешифратора адреса -го коммутатора и входы дешифратора адреса i -ro блока запроса прерывания соединены с выходами регистра адреса -го решающего блока, второй вход четвертого элемента И 1 -ro коммутатора и вто-рой вход элемента И < -го блока запроса прерывания соединены с третьим выходом второй группы выходов расцре- "
I делителя импульсов < -го решающего блока, второй вход второго элемента
И i -ro коммутатора соединен с четвертым выходом второй группы выхоS дов распределителя импульсов 1 -го решающего блока, второй вход триггера запроса -го коммутатора соединен с пятым выходом второй груцпы выходов. распределителя импульсов
i -ro решающего блока, выход триггера запроса 4 -го коммутатора соединен с вторым входом распределителя импульсов -го решающего блока, выход триггера -ro блока запроса
I прерывания соединен с соответствующим входом регистра запроса прерывания блока приоритетного прерывания, вход сброса триггера -го .блока запроса прерывания соединен с соответствующим выходом дешифратора управления блока приоритетного прерывания, вторая группа информаци» онных входов регистра управления блока приоритетного прерывания соединена с логическим нулем устройства.
На фиг. 1 представлена структурная схема предлагаемого устройства, на фиг. 2 — блок запроса прерывания, на фиг. 3 — блок приоритетного прерывания, на фиг. 4 — блок управления, на фиг. 5 — коммутатор, на фиг. 6 — решающий блок, на фиг. 7— буфер ввода-вывода блока управления, на фиг. 8 — буфер ввода-вывода решающего блоха, на фиг. 9 — алгоритм работы устройства иа примере метода простой итерации, на фиг. 10алгоритм работы блока управления s режиме чтения, на фиг. 11 — алгоритм работы блока управления в режиме вычисления невязки, на фиг. 12 — алгоритм работы решающего блока, на фиг. 13 - диаграмма, иллюстрирующая работу устройства.
Устройство для решения дифференциальных уравнений (фиг. 1), содер.жит блок 1 вводы-вывода, блок 2 уп4949 l2 входные информационные шины 9, системные управляющие шины 10 соединен с коммутаторами 3(1)-3(К). Каждый решающий блок 4 через выходные информационные шины 13, адресные шины
14, выходные управляющие шины 15 соединен с коммутатором 3, блоком
5 запроса прерывания. Кроме того, решающий блок 4 через входные ин0 формационные шины t2 и управляющую шину 16 соединен с коммутатором 3.
Блок 6 приоритетного прерывания через входные управляющие шины
17(1)-17(K } и выходные управляющие шины 18, 1)-18(Ф ) соединен с бло1ками запросов прерывания 5(1)-5(k ) 1 а через системные информационные шины 8, 9 и системные управляющие шины t0, 11 — с блоком 2 управления, который, в свою очередь, соединен с блоком 1 ввода-вывода.
Устройство работает следующим образом.
В исходном состоянии устройство подготовлено к работе, т.е. в систем- ной памяти блока 2 управления и узлах 63 (1) -63 (К ) памяти блоков ,4(1)-4(К ) записаны управляющие программы (они могут быть "эа.питы" в ПЗУ).
Рассмотрим работу устройства на примере решения одномерного уравнения параболического типа
8И а 0 (1)
Ý1 Зх
40 (2) (3) (43
55 где Й вЂ” невязка (Net)
Алгоритм решения методом простой итерации приведен на фиг. 9.
ll 113 равления, коммутаторы 3(1)-3(K ), решающие блоки 4 (1) -4 (К ), блоки
5(1)-5(К ) запроса прерывания блок 6 приоритетного прерывания, системные адресные шины 7, системные выходные информационные шины 8, системные входные информационные шины 9, системные выходные управляющие шины
10, системную входную шину 11, внутренние по отношению к решающему 1 блоку 4 входные информационные шины
12, выходные информационные шины
13, адресные шины 14, выходные управ ляющие шины 15, входную управляющую шину 16, входные управляющие шины 17(1)-17(K ) и выходные управляющие шины 18(1) — 18(K }.
Блок 5 запроса прерывания (фиг. 2) содержит дешифратор 19 адреса, эле-. мент И 20, триггер 21. 20
Блок 6 приоритетного прерывания (фиг. 3) содержит регистр 22 запроса прерывания, регистр 23 текущего состояния, дешифратор 24 приоритета, триггер 25 блокировки, элемент 2
ИЛИ 26, элемент И 27, триггер 28 прерывания, регистр 29 управления, дешифратор 30 управления.
Блок 2 управления (фиг. 4 и 7). содержит узел 31 памяти, регистр 32 адреса, буфер 33 ввода-вывода, группу ключей 33(1) и 33(2), регистр
34 предыдущей итерации, счетчик
35 команд, регистр 36 команд, сумма. тор 37, дешифратор 38 команд, регистр 39 текущей итерации, распределитель 40 импульсов.
Коммутатор 3 (фиг. 5) содержит
1 дешифратор 4 1 адреса, регистр .42 вывода, ключи 43, элемент И 44, элемент И 45, ключи 46, регистр 47 ввода, элемент И 48, дешифратор
49 адреса, элемент И 50, триггер 51.
Решающий блок 4 (фиг. 6 и 8) содержит регистр 52 результата итера-4 ции, распределитель 53 импульсов, регистр 54 левой точки, дешифратор
55 команд, регистр 56 коэффициента сумматор 57, регистр 58 команд, счетчик 59 команд, регистр 60 правой точки, буфер 6 1 ввода-вывода — две группы элементов И 61(1), 61(2), группу элементов 61(3), две группы, ключей 61(4), 61(5), регистр 62. адреса, узел 63 памяти.
Блок 2 управления через системные адресные шины 7, системные выходные информационные шины 8, системные заданного на единичном отрезке (О (Х с. 1), аппроксимируемого методом конзчных разностей
Для метода простой итерации
jw1(mi ) l м Г jii(mt l+<(m1 . jest(ra}
U -U. + — р. -2u +О.
% 1 12(q+g
4 1 номер и рации, ь — временной шагf — координатный шаг
Р (е+11 >! am i гй
Е. г о Н
) 1134949 14
Блок 2 управления вырабатывает по шине 7 адрес коммутатора 3(1) первого решающего блока, по управляющей шине 10 — сигнал "Запись
УВВ" (ЗП УВВ), по которому слово из узла 31 памяти блока 2 управления по информационной шине 8 записывается в регистр 42 вывода (фиг. 5).
При этом в триггере 51 устанавливается "1", которая в виде запроса по шине 16 поступает в решающий блок 4(1). По сигналу с шины 16 решающий блок 4(1) обращается к коммутатору 3(1) как к внешнему устройству, считывает информацию с регистра 42 вывода через ключи 43 по шине
12(1) в узел 63(1) памяти и по шине
15 (сигнал СБР) сбрасывает триггер
51 в исходное состояние. Аналогично вся исходная информация (коэффициенты, значения граничных условий) загружается в узел 63(1) памяти первого решающего блока 4(1), который. последней командой передаваемого массива запускается на выполнение первой итерации в соответствии с формулой (3). Затем блок 2 управления перекачивается через коммутатор
3(2) к второму решающему блоку
4(2), загружает исходной информацией узел 63(2) памяти и передает управление решающему блоку 4(2), который начинает выполнять собственную программу по формуле (3), а в это время блок 2 управления переключается к следующему блоку 4 и, таким образом, все решающих блоков 4 со смещением во времени параллельно выполняют программы первого итерационного цикла (алгоритм работы решающего устройства блока 4 приведен на фиг. 12). Взаимодействие блока 2 управления с блоками 4(1) и 4() осуществляется синхронно, 55 т.е. по принципу "запрос-ответ".
После того, как выполнено решение в любом иэ решающих блоков 4 в первом
13
Решение задачи включают следующие этапы, загрузку исходных данных (коэффициентов, значений граничных условий и т.д.), из блока 1 вводавывода в узел 31 памяти блока 2 управления решение исходного урав). нения в решающих блоках 4(1)-4(k ) под управлением блока 2, выдачу полу ченного результата из узла 31 памяти блока 2 управления в блок 1 ввоt да-вывода.. 5
10 15
30 итерационном цикле, решающий блок
4 сообщает об этом блоку 2 управления. Для этого решающий блок 4 записывает результат в регистр 47 коммутатора 3 и выставляет на шинах
14 адрес блока 5 запроса прерывания, на шинах 13 — соответствующий блоку 5 запроса прерывания код и по управляющему сигналу ЗП УВВ (шина 15) через дешифратор 19 адреса (фиг, 2) и элемент И 20 устанавливает в триггере 21 запрос прерывания, который по шине 18 передается блоку 6 приоритетного прерывания. По запросу прерывания в блоке 6 приоритетного прерывания формируется код, соответствующий данному решающему блоку 4, тот код по шине 9 передается в блок
2 управления, который подключается через соответствующий коммутатор 3 к соответствующему блоку 4 и по сигналу ЧТ УВВ (шина 10) через ключи
46 и информационные шины 9 считывает результат первой итерации из регистра 47 ввода в узел 31 памяти. Блок 6 формирует по шине 17 сигнал, который сбрасывает триггер 21 блока 5 в исходное состояние.
Более подробный алгоритм работы блока 2 управления в режиме чтения из решающего блока 4 приведен на фиг. 10.
Далее, таким же образом, принимаются полученные на первой итерации значения остальных блоков 4 в буферную область памяти блока 2 управления, причем управляющая программа .блока 2, недожидаясь окончания вычислений во всех блоках 4, отслеживает окончание работы соседних блоков 4, и, как только результат оказывается в буферной области, :осуществляет переэагрузку полученной информации в освободившиеся решающие блоки 4 для выполнения следующей итерации, в то время как остальные блоки 4 заканчивают текущую итерацию. Таким образом, последовательно оставшиеся блоки 4 переходят к выполнению следующей интерации.
Каждый раз перед переходом к сле. дующей итерации блок 2 управления в соответствии с алгоритмом работы, приведенным на фиг. 11, и формулой (4) вычисляет невязку
Описанный итеративный процесс повторяется до тех пор, пока не будут получены значения функции для!
5 1134949 !
6 калдого узла с заранее заданной точ- ляет повысить производительность устностью. ройства за счет организации асинхрон-.
Таким образом, введение новых ного взаийодействия решающих блоков функциональных блоков и связей позво- (фиг. 13).
1334949
1134949
1134949
1134949
1134949
1134949
uwi Май-РюРЫа
1134949
1134949
Уел
Блв запрос Ржания на шине
7Я 7
Да
О опро5иРуащеиу сигналу
РУРЕ (из бпла 2) зтрос вринииается I антк Е бЬхо а(3П)Рг 28 ашная ю,юрыбание(ПРЕ) лоипуаиет о
Вюк Z ло шине 11 бпабет бпок2 rro шине 10 рсртрцея симам ло3ебердеиж иреры8ония (ПАРЕ). М срьробирувщеяу сажа ем код с lr т Зьааеяси
Фушуйе В Вбок 2 биок 2 сцовыбаея, » инро цию иг Рг4Р черт Вяжи Ч6 шину 3 и .Уапись!бает д ума еаюжюи pf в синхронозорующеиу аи щвьсу QH на Eb!xok Тг 23 лроя6ЛЯre> оънап,аокоторому с 8>гхой схемы > ко источника лрерь баноя запись!Иается /
РгИ Змот код ватке nucmg иаеп на Вх. деширратора Ю и рориирув по шцне /7гфи.
Tr.2f опта Х
1! 34949
Усйю3ные айоначения:
УЛ -узел вамяяц
РПИ-реиквр лре8ы3 т итердции ртИ- рР2усщ) ФРи щац omepa uy
C - суюаицдр
I l34g4g
bteo8we а%ьщжниу:
М7-ЯМУ nnraraar 47
РЛТ-регистр деЯк ) мочки Зв
pа7-ре иимр ирабой еея60 ..
PA -реаисщв E48+puQVCNn3t Ж -Р 4 Р Jgh4eerrat и рОуиер7
С -ejesvumypуу йи.m
1134949
Pgy(< »
ps@(it
Заказ 10091/42
Тираж 710 Подпис ное
ВНИИПИ Государственного комитета СССР по делам изобретений и открытий
113035, Москва, Ж-35, Раушская наб., д. 4/5
Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4
Составитель И.Пчелинцев
Редактор Н.Алексеенко Техред А.Бабииец Корректор О.Тигор
