Преобразователь последовательного кода в параллельный

 

Изобретение относится к вычислительной технике и может быть использовано В системах сбора, обработки и передачи информации. Изобретение ПОЗВОЛИТ расширить область применения путем обеспечения преобразвования биполярного кода в двоичный и повысить информативность. Преобразователь содержит управляемый генератор 1 мультиплексор 2, сдвиговый регистр 3,, блок 4 контроля нечетности, регистр 5, контроллер 6 и К каналов 7 преоб (Л

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (I9> (11) (Я) 4 Н 03 M 9/00 5/18

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

И А BTOPCKOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3763991/24-24 (22) 28.06.84 (46) 15.05.86. Бюл. Ф 18 (72) Н.А. Голованов, В.И. Ковнир, А.Н. Федулов и Е.И. Цодыковский (53) 681.325(088.8) (56) Патент США Ф 4274085, кл. G 06 F 5/04, 1981.

Авторское свидетельство СССР

У 783789, кл. G 06 F 5/04, 1979. (54) ПРЕОБРАЗОВАТЕЛЬ ПОСЛЕДОВАТЕЛЬНОГО КОДА В ПАРАЛЛЕЛЬНЫЙ (57) Изобретение относится к вычислительной технике и может быть использовано в системах сбора, обработки и передачи информации. Изобретение позволит расширить область применения путем обеспечения преобразования биполярного кода в двоичный и повысить информативность. Преобразователь содержит управляемый генератор 1 мультиплексор 2, сдвиговый регистр 3,, блок 4 контроля нечетности, регистр

5, контроллер 6 и К каналов 7 преоб12316 разования, каждый иэ которых включает в себя инвертор 8, элементы 9, 10 НЕ, триггеры 11-14, формирователи

l5-17 импульсов, элементы 18-23 ИЛИ, элементы 24-27 И, счетчики 28, 29, буферный регистр 30 и блок 31 оперативной памяти. Введение в каждом канале 7 блока 31 оперативной памяти, в который постоянно записывается заранее заданное от контроллера 6 через буферный регистр 30 и счетчик

29 число N слов, преобразованных из

13 биполярного кода триггером 12, и объединение выходов блоков 31 всех каналов 7 с помощью мультиплексора 2, управляемого контроллером 6 (например, в стандарте КЛИАК), позволило организовать преобразование последовательного биполярного кода в последовательный двоичный код сразу в нескольких каналах 7 и выводить результат такого преобразования из любого канала 7 в параллельном виде, 2 ил.

Изобретение относится к вычислительной технике и может быть использовано в системах сбора, обработки и передачи информации.

Цель изобретения — расширение области применения путем обеспечения биполярного кода в двоичный и повышение информативности.

На фиг. 1 изображена функциональная схема предлагаемого преобразователя; на фиг. 2 — диаграммы, иллюстрирующие его работу.

Преобразователь последовательного кода в параллельный содержит управляемый генератор 1, мультиплексор 2, сдвиговый регистр 3, блок 4 контроля нечетности, регистр 5, контроллер 6 и К каналов 7 преобразования, каждый из которых содержит инвертор 8, первый 9 и второй 10 элементы НЕ, первый 11, второй 12, третий 13 и четвертый 14 триггеры, первый 15, второй

16 и третий 17 формирователя импульсов, первый 18, второй 19, третий 20, четвертый 21, пятый 22 и шестой 23 элементы ИЛИ, первый 24, второй 25, третий 26 и четвертый 27 элементы И, первый 28 и второй 29 счетчики, буферный регистр 30 и блок 31 оперативной памяти.

Информационный (первый) вход 32 каждого канала 7 преобразования соединен через первый элемент НЕ 9 с первыми входами первых триггера 1! и элемента ИЛИ 18, а через соединенные последовательно инвертор 8 и второй элемент НЕ 10 — с вторыми входами первых триггера 11 и элемента

ИЛИ !8. Выход первого триггера 11 подключен к информационному входу блока,31 оперативной памяти, выход которого является выходом канала 7.

Выход первого элемента ИЛИ 18 соединен с первым входом третьего элемента И 26 и входом первого формирователя 15 импульсов, выход которого подключен к первым входам первого 24 и второго 25 элементов И, вторые входы которых соединены соответственно с прямым и инверсным выходами второго триггера 12. Его первый вход установки в "0" является вторым входом канала 7, вход установки в "1" объединен с таким же входом четвертого триггера 14 и подключен к выходу второго элемента ИЛИ 19, первый вход которого является третьим входом канала 7.

Второй вход установки в "0" второго триггера 12 объединен с первым входом установки в "0" четвертого триггера

14, первыми входами четвертого 21 и пятого 22 элементов ИЛИ и подключен к четвертому входу канала 7, выход первого элемента И 24 соединен с входом установки в "1" третьего триггера 13, прямой выход которого подключен к второму входу третьего элемента И 26, выход второго элемента И 25 соединен с первым входом второго формирователя 16 импульсов и первым входом установки в "0 четвертого триггера 14,.второй вход установки в "0" которого соединен с выходом четвертого элемента ИЛИ 21. Прямой выход четвертого триггера 14 подключен к третьему входу третьего элемен1231613 та И 26,а инверсный выход соединен с управляющим входом блока оперативной памяти и первым входом четвертого элемента И 27, второй вход которого является пятым входом канала 7. Выхо- 5 ды элементов И 26 и 27 соединены с . входами третьего элемента ИЛИ 20, выход которого подключен к счетному входу первого счетчика 28, вход установки в "0" которого соединен с выхо->0 дом пятого элемента ИЛИ 22. Выходы первого счетчика 28 подключены к адресным входам блока 31 оперативной

:памяти, при этом выход счетчика 28 .под номером r=log и, где и — разряд-15 ность преобразуемых слов, соединен со счетным входом второго счетчика

29. Выход последнего соединен с входом третьего формирователя 17 импульсов, выход которого подключен к вто- 20 рому входу установки в "0 третьего триггера 13, вторым входом второго

19 и четвертого 21 элементов ИЛИ и второму входу второго формирователя

16 импульсов, выход которого соединен2 с вторым входом пятого 22 и первым входом шестого 23 элементов ИЛИ. Второй вход шестого элемента ИЛИ 23 является шестым входом канала 7, а выход подключен к входу разрешения Зб записи второго счетчика 29. Информационные входы счетчика 29 соединены с выходами буферного регистра 30, управляющий и информационные входы которого являются седьмым и восьмыми входами канала 7. Выходы всех каналов 7 преобразования соединены с соответствующими входами мультиплексора 2, выход которого подключен к информационному входу сдвигового реги- 4О стра 3, вход установки в "0" которого соединен с первым выходом контроллера 6, пятые выходы которого подключены к адресным входам мультиплексора

2, а остальные выходы контроллера 6 4 соединены с соответствующими входами всех каналов 7. Пятые входы всех каналов 7 объединены с входом синхронизации сдвигового регистра 3 и подключены к выходу управляемого генера- о тора 1, вход которого объединен с первым входом контроллера 6 и управляющими входами блока 4 контроля нечетности и выходного регистра 5 и подключен к выходу переполнения сдви- гающего регистра 3 ° Выходы разрядов последнего соединены с информационными входами выходного регистра 5 и блока 4 контроля нечеткости, выходы которых являются вторыми и третьим входами контроллера 6.

Преобразователь последовательного кода в параллельный работает следующим образом.

Входной информацией для преобразования является последовательный биполярный код, который поступает на вход 32 канала 7 (фиг. 2А). Первый элемент HE 9 выделяет единичную информацию из биполярного сигнала (фиг. 2Б). Входной сигнал, проинвертированный в инверторе 8, поступает на второй элемент HE 10, который выделяет нулевую информацию из биполярного сигнала (фиг. 2В). На выходе первого триггера 11 происходит образование последовательного двоичного кода, несущего ту же информацию (фиг, 2Г), что и биполярный код. Первый элемент ИЛИ 18 выделяет синхроимпульсы (фиг. 2Д). Так как входной код представляет,из себя последовательность и-разрядных слов, разделенных между собой паузами длительностью

m тTа к тTоo в, то для однозначного преобразования входного кода в двоичный необходимо формировать сигнал, определяющий паузы между словами (например, код, имеет п=32 и ш=4-29). Для этого из синхроимпульсов (фиг. 2Д) первый формирователь 15 выделяет паузу (фиг. 2E).

Процесс преобразования-происходит в два этапа. На первом этапе происходит запись параллельно по всем каналам 7 в блоки 31 информации по управляющим сигналам, полученным через интерфейс (например, интерфейс KANAK) ,от контроллера 6. Чтение информации с преобразованием ее в параллельный (например, шестнадцатиразрядный) код осуществляется на втором этапе.

Перед началом работы соответствующим сигналом с четвертого выхода контроллера 6 (фиг. 2Ж) устанавливают в исходное положение триггеры 12-14 (через элемент ИЛИ 21) и первый счетчик 28 (через элемент ИЛИ 22), Затем преобразователь настраивается на число И принимаемых слов по каждому каналу 7, По сигналу с седьмого выхода контроллера 6 (фиг. 23) соответствующая этому числу И информация с восьмых выходов контроллера 6 по шине данных записывается в буферный регистр 30 (фиг, 2И), затем по сигналу

1231613 с шестого выхода контроллера 6 (фиг. 20) данные из буферного регистра 30 переписываются во второй счетчик 29 (фиг. 2П). Таким образом, на счетчике 29 будет информация о количестве Ы слов преобразования в каждом канале 7 По сигналу с третьего выхода от контроллера 6, являющемуся пусковой командой (фиг. 2К), тригге- !О ры 12 и 14 устанавливаются в "!" (фиг. 2Л и 2М) через второй элемент

ИЛИ 19. С приходом паузы сигнал с первого формирователя 15 (фиг, 2Е) поступает на первый элемент И 24. 15

Благодаря этому, учитывая разрешение от триггера 12, устанавливается в

"1" триггер 13. Таким образом, триггер 14 запрещает импульсы от управ ляемого генератора 1 на четвертом элементе И 27 и разрешает вместе с триггером 13 синхроимпульсы с первого элемента ИЛИ 18 на третьем элементе

И 26. Синхроимпульсы (фиг. 2Д) через третий элемент ИЛИ 20 отсчитывают ад- 2 реса ячеек памяти блока 31 с помощью счетчика 28. Выход пятого разряда (в случае n=32) счетчика 28 заводится на синхровход счетчика 28, работающего на вычитание. Таким образом, З0 когда в блок 31 запишется заранее заданное (занесенное в регистр 30) число N слов, счетчик 29 вырабатывает сигнал переполнения. По этому сигналу импульс с третьего формирователя 17 сбрасывает триггер 13 (через элемент

ИЛИ 19), подтверждает установку триггера 12 и формирует одиночный импульс на втором формирователе 16, который в свою. очередь через элемент ИЛИ 22 40 сбрасывает счетчик 28 в исходное состояние и через элемент ИЛИ 23 вновь настраивает счетчик на число N слов.

Пауза с первого формирователя 15 вновь устанавливает триггер 13 в "1".4

Весь цикл записи повторяется для слов по тем же адресам ячеек памяти блока

31. Режим записи устанавливается сигналом с инверсного выхода триггера 14, 50

Когда необходимо считать информацию с какого-то канала 7, с второго выхода контроллера 6 вырабатывается сигнал, поступающий только в данный канал 7 (фиг. 2Р), По этому сигналу триггер 12 сбрасывается, но запись слова в память продолжается до его окончания. По командной части этого сигнала вырабатывается сигнал на первом выходе контроллера 6, который устанавливает сдвиговый регистр 3 в исходное состояние, С приходом паузы импульс с формирователя 15 через элемент И 25 сбрасывает триггер 14, тем самым подключая управляемый генератор 1 к синхровходу счетчика 28 вместо синхроимпульсов с элемента ИЛИ 18, Этим же сигналом с выхода элемента И 25 запускается формирователь 16 импульсов, который через элемент ИЛИ 22 сбрасывает счетчик 28 в исходное состояние, а через элемент ИЛИ 23 устанавливает на счетчике 29 число N считываемых из блока 31 слов, триггер 14 единичным сигналом на своем инверсном выходе устанавливает режим считывания для блока 31 При обращении к данному каналу 7 для чтения из сигнала контроллера 6 выделяется ее адресная часть-(в структуре интерфейса КАИАК) и с пятых выходов контроллера 6 пода1 ется на мультиплексор 2 для выбора канала 7, Импульсы с генератора 1 перебирают с помощью счетчика 28 адреса ячеек памяти в блоке 31. Параллельно эти импульсы подаются на синхровход сдвигового регистра 3, на выходе данных которого появляется синхронно информация из ячеек памяти блока 31.через мультиплексор 2. Таким образом, информация последовательно сдвигается в регистре 3. Когда шестнадцать тактовых импульсов устанавливают нй . шестнадцати выходах регистра 3 параллельный выходной код (фиг. 2С), на выходе переполнения регистра 3 появляется сигнал, индицирующий завершение преобразования ,шестнадцати разрядов. Этот сигнал блокирует управляемый генератор 1 и, поступая на первый вход контроллера

6, сигнализирует (например, через интерфейс КАМАК) либо о готовности к считыванию, либо о прерывании основной программы для считывания этого кода (фиг. 2Т). На первом выходе контроллера 6 появляется команда

"Чтение" (фиг. 2У), которая сбрасывает сдвиговый регистр 3 в исходное состояние и считывает шестнадцатиразрядное слово из выходного регистра 5. Индицнрующий импульс с выхода переполнения регистра 3 фиксирует информацию в выходном регистре 5 и

7 1231613 8 блоке 4 контроля нечетности, Если произошел сбой по нечетности, то блок 4 контроля вырабатывает сигнал прерывания и подает его на третий вход контроллера 6. Как только сдвиговый регистр 3 устанавливается в исходное состояние, снимается блокировка с управляемого генератора 1, следующие шестнадцать бит преобразуются и считываются на вторые входы

1О контроллера 6. Когда считается последнее слово, фомирователь 17 импульсов своим выходным сигналом через элементы ИЛИ !9 и 21 и формирователь !

6 импульсов устанавливает канал 7

1 для продолжения записи в блок 31.

Формула изобретения

Преобразователь последовательного кода в параллельный, содержащий управляемый генератор, сдвиговый регистр, блок контроля нечетности и первый канал преобразования, состоящий из первого и второго триггеров, 25 первого и второго элементов И и первого счетчика, о т л и ч а ю щ и йс я тем, что, с целью расширения области применения путем обеспечения преобразования биполярного кода в 30 двоичный и повышения информативности, в него введены мультиплексор, регистр и контроллер, в первый канал преобразования — третий и четвертый триггеры, второй счетчик, блок оперативной памяти, буферный регистр, первый, второй и третий формирователи импульсов, третий и четвертый элементы И, элементы ИЛИ с первого по шестой, первый и второй элементы HE и инвер- 4О тор, и К-1 аналогично первому выполненных каналов преобразования, в каждом из которых вход инвертора объединен с входом первого элемента НЕ и подключен к первому входу канала 4g преобразования, выход первого элемента НЕ соединен с первыми входами первых триггера и элемента ИЛИ, выход инвертора через второй элемент НЕ подключен к вторым входам первых О триггера и элемента ИЛИ, выход первого триггера соединен с информационным входом блока оперативной памяти, выход которого является выходом первого канала преобразования, выход у первого элемента ИЛИ подключен к первому входу третьего элемента И и входу первого формирователя импульсов, выход которого соединен с первыми входами первого и второго элементов И, вторые входы которых подклн чены соответственно к прямому и инверсному выходам второго триггера, первый вход установки в "0" которого является вторим входом канала преобразования, входы установки в l" второго и четвертого триггеров объединены и подключены к выходу второго элемента ИЛИ, первый вход которого является третьим входом канала преобразования, второй вход установки в "0 второго и первый вход установки в "0 третьего триггеров объединены с первыми входами четвертого и пятого элементов ИЛИ и подключены к четвертому входу канала преобразования, выход первого элемента И соединен с входом установки в "1" третьего триггера, прямой выход которого подключен к второму входу третьего элемента И,выход второго элемента И соединен с первым входом второго формирователя импульсов и первым входом установки в "0" четвертого триггера, второй вход установки в 0 которого подключен к выходу четвертого элемента ИЛИ, прямой выход соединен с третьим входом третьего элемента И, а инверсный — с управляющим входом блока оперативной памяти и первым входом четвертого элемента И, второй вход которого является пятым входом канала преобразования, выходы третьего и четвертого элементов И подключены к входам третьего элемента ИЛИ, выход которого соединен с счетным входом первого счетчика, вход установки в "0 которого подключен к выходу пятого элемента ИЛИ, выходы первого счетчика соединены с адресными входами блока оперативной памяти, выход первого счетчика с номером r=

log>n, где n — разрядность преобразуемого слова, соединен с счетным входом второго счетчика, выход которого подключен ко входу третьего формирователя импульсов, выход которого соединен с вторым входом установки в "0 третьего триггера, вторыми входами второго и четвертого элементов ИЛИ и вторым входом второго формирователя импульсов, выход которого подключен к второму входу пятого элемента ИЛИ и первому входу шестого элемента ИЛИ, второй вход которого является шееть1м входом канала преоб1231613

Составитель О. Ревинский

Редактор А. Ревин Техред О.Гортвай Корректор С. Шекмар

Заказ 2661/58 Тираж 816 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

1(роизводственно-полиграфическое предприятие, г. Ужгород, ул, Лро ктлая, 4. разования, а выход подключен к входу разрешения записи второго счетчика, информационные входы которого соединены с выходами буферного регистра, управляющий и информационные входы которого являются соответственно седьмым и восьмыми входами канала преобразования, выход каждого из К каналов преобразования соединен с соответствующим входом мультиплек— сора, выход которого подключен к информационному входу сдвигового регистра, вход установки в "0 которого соединен с первым выходом контроллера, второй, третий и четвертый выходы которого подключены к соответствующим входам каждого канала преобразования, пятые входы всех каналов преобразования объединены с входом синхронизации сдвигoBot.о регистра и подключены к выходу управляемого генератора, вход которого объединен с первым входом контроллера и управляющими входами выходного регистра и блока контроля нечетности и подключен к выходу переполнения сдвигового регистра, выходы которого соединены с соответствующими информационными входами регистра

10 и блока контроля нечетности, выходы которых подключены соответственно к вторым и к третьему входам контроллера, пятые выходы которого соединены с соответствующими адрес— (5 ными входами мультиплексора а шестой, седьмой и восьмые выходы подключены к соответствующим входам каждого канала преобразования