Устройство для решения систем линейных дифференциальных уравнений

 

Изобретение относится к области вычислительной техники и может быть исполь-зовано при построении цифровых интегрирующих машин и специализированнь(х процессоров, предназначенных для решения систем линейных дифференциальных уравнений вида у Ац В, где А и В - матрица и вектор коэффициентов соответственно. Цель изобретения - увеличение быстродействия устройства . Устройство содержит п блоков памяти, п блоков сдвига, п сумматоров , п накапливающих сумматоров, блок управления, счетчик, группы элементов И, регистр, коммутатор, блок анализа, элемент ИЛИ, п кодирующих элементов. Увеличение быстродействия устройства обеспечивается за счет совмещения процессов нахождения очередного разряда и инерционного процесса поиска решения. При п ТОО, m 24, У 10 с время интегрирования системы уравнений устройством составит порядка 5 с, где 7 - период тактовых импульсов, п - порядок системы уравнений, m - число шагов интегрироваиня. 3 ил. 3 сл

союз соеетсних

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН (f9P (И) (б04 G 06 F 15 324

Jl

i ь(.: ., ГОСУДАРСТ8ЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

H A ВТОРСИОМУ СВИДЕТЕЛЬСТВУ (21) 3862527/24-24 (22) 22.02,85 (46) 23.08.86. Бюл. И 31 (71) Ордена Ленина институт кибернетики им. В.M.Ãëóøêoâà (72) Л.Г.Козлов (53) 68 1.32(088.8) (56) Авторское свидетельство СССР

1f 596952, кл. С 06 F 15/324, 1975.

Воронов А.А. и др. Цифровые аналоги для систем автоматического управле— ння.- M.: Изд-во АН СССР, 1960.

Майоров Ф.M. Электронные цифровые интегрирующие машины. — М.: Машгиэ, 1962. (54) УСТРОЙСТВО ДЛЯ РЕШЕНИЯ СИСТЕМ

ЛИНЕЙНЫХ ДИФФЕРЕНПИАЛЬНЪ|Х УРАВНЕНИЙ (57) Изобретение относится к области вычислительной техники и может быть использовано при построении цифровых интегрирующих машин и специализированных процессоров, предназначенных для решения систем линейных дифференциальных уравнений вида у1 А + В

3 ° где А и  — матрица и вектор коэффициентов соответственно. Цель изобретения — увеличение быстродействия устройства. Устройство содержит п блоков памяти, и блоков сдвига, и сумматоров, и накапливающих сумматоров, блок управления, счетчик, группы элементов И, регистр, коммутатор, блок анализа, элемент ИЛИ, и кодирующих элементов. Увеличение быстродействия устройства обеспечивается за счет совмещения процессов нахождения очередного разряда и инерционного процесса поиска решения. При n 100, m 24, Я

У = 10 с время интегрирования системы уравнений устройством составит порядка 5 с, где 7 — период тактовых импульсов, n — - порядок системы урав нений, m — число шагов интегрирования °

3 ил.

52792 2

63, управляющий нход 64, выход 65 блока анализа °

Устройство работает следующим об12

Устройство содержит с первого по

I1-й блоки 1, — 1„памяти, с первого по

1-й блоки 2, — 2 h сдвига, первую группу накапливающих сумматоров 31 в 3„, первую группу элементов И 4, — 4„, первую группу сумматоров 51 в 5д, с первого по и-й кодирующие элементы 61 в 6д нпде11е11ия старшего значащего разряда, вторую группу сумматоров 71 — 7„, с первого по и-й дешпфраторы 8, — 8» вторую группу накаплпна1ощих сумматоров 9, — 9п, вторую группу элементов

И 10 — 10„, первый счетчик 11, блок

12 элементов И, регистр 13 шага интегрирования, коммутатор 14 приращений и знаков, элемент ИЛИ 15, блок 16 анализа, блок 17 упранле1и1, вход 18 сигнала начала работы, ныход1>1 19, — 19„ результата устройства, входы 20, шага интегрирования, генератор 21 импульсон, первый 22, второй 23, трети 1 24, четгертый 25, пятый 26, шестой 27, сед1.мой 28 и восьмой 29 элементы И, первый 30 и второй 31 дешпфраторы, первый 32, нторой 33, третий

34, четнерть1й 3, пятый 36 и шестой

37 элементы ИЛИ, второй 38, третий

39, четвертый 40 и пятый 41 счетчики, первый 42 и второй 43 триггеры, вход

44 режима интегрирования элемент ПЕ

45, блок -46 элементов ПЕ, су1.»aòор

47, блок 48 элементов задержки, первый 49, второй 50, третий 51, четвертый 52, пятый 53, шестой 54, седьмой

55, восьмой 56 и девятый 57 выходы, выход 58 сигнала окончания интегрирования, вход 59 запуска блока управления, вход 60 признака окончания работы блока упра1111елия, сумматор 61 ненязки, регистр 62 значения точности интегрирования, информационпый вход

Изобретение относится к вычислительной технике и может быть использовано при построении цифровых интегрирующих машин и специализированных процессоров, предназначенных для решения систем линейных дифференциальных уравнений вида у - A + В, y(0) = y, где А и  — матрица и вектор коэффициентов соответственно.

Цель изобретения — повышение быстродействия.

На фиг.1 приведена блок-схема устройства, на фиг.2 - схема блока управ пения, на фиг.3 — схема блока анализа. разом.

Перед началом работы в блоки 1 памяти заносятся соответствующие коэффициенты à, (i,j=1,п) матрицы А решаемой системы дифференциальных уравнений у = А + В, в сумматоры

10 3 заносятся начальные значения проI

I и изводной у; (О) = Ь;+ .2. а; у (О), а в сумматоры 9, — начальные значения переменной у (О). В счетчик 39 эано-! сится значение порядка решаемой сис15 темы (н дополнительном коде), на вход

44 подается значение интервала интегрирования. В регистр 13 заносится

-K код шага интегрирования h = 2 в ниде значения номера разряда К, в

20 котором содержится значащая единица.

Сумматор 5 и счетчик 11 обпуляются.

В качестве начальш1х условий в регистр 62 блока 16 анализа заносится значение кода зада11ной точности иско25 мого решения L . Счетчики 38-41 блока

17 управления обнуля1отся.

Устройство начинает работагь при поступлении сигнала на вход 18 уст! ройства. Этот сигнал поступает на

gp вход 59 блока 17 управления, проходит через элемент 1ШИ 32, устанавливает триггер 42 в едпгп1чное состояние и запускает генератор 21 им11ульсов, с выхода которого импульсы проходят через элемент И 22, открытый по второму

35 входу от единичного выхода триггера

42, 1га вход счегчпка 38.

В зан.:1спмостп от кода в счетчике

33 дсо1ифратор 30 формирует сигнал на соотнстст зу1ошем cíîåè выходе. Так, по первому импульсу геператора 21 дешифратор 30 формирует сигнал на первом с.ноем володе. который поступает навыход 49 блока 17 и далее на вход группы элементов II 4; и спнхронход сумматора 5. По этому сигналу содержимое сумматора 3, (начальное значение 11ропзноцно11 у ) заносится н сум-О матор . Затем формируется сигнал на выходе 50„ которыи пройдя через элемент

ИЛИ 35, поступает на 11ыхрд 54 блока

17. По этому сигналу номер разряда К н коде шага интегрирования (h = 2 ) заносится пз регистра 13 через группу элементов И 12 в счетчик 11, а кодиру1ощий элемент 6, выделяет старший значащий разряд н коде производной уд и формирует па своем выходе код номе,1252 ра этого разряда г в соответствии с выражением 2 у, где r — миннмаль-Р ное целое число, для которого выполняется это неравенство. В качестве декодирующего элемента 6; может исполь- зоваться микросхема К500ИВ165 (кодирующий элемент с приоритетом) . Энак значения производной у проходит трано зитом через кодирующий элемент 6, на его знаковый выход и далее на знако- tO вый вход коммутатора 14 и управляющий вход сумматора 9. С третьего выхода дешифратора 30, пройдя через элемент

ИПИ 33, формируется сигнал на третьем выходе 51 блока 17, который поступает15 на синхровход сумматора 7, где происходит сложение кода (К) и кода г.

Этот результат (К + г) эквивалентен произведению округленного значения производной у = 2 на шаг интегриро-ZO о < -г -к вания 2 ", так как ъ Ь - 2 2

2 (" " 1 . Код ду = 2 с выхода дешифратора 8 поступает на вход сумматора 9 и по сигналу на выходе 52 блока 17 добавляется, с учетом знака 25 на управляющем входе сумматора 9, к начальному значению переменной у (0):

-(f fn 2 у ° =у,(0) +ду; =у +2

Так вычисляется первое приближение значения искомой переменной на первом шаге интегрирования, Одновременно с этим иэ содержимого сумматора 5 вычитается округленное значение 2 ", которое формируется на выходе кодирую- 35 щего элемента, т ° е. в сумматоре полу< чается остаток К = уо — 2

Сигнал на выходе 53 блока 17 доба зляет единицу в счетчик 11, в котором получается код К + 1, что соответст- 40 вует в значении 2 " " формированию

-к 1 кода величины h/2 = 2 —. Этот сиг-:

2 нал устанавливает триггер 42 в нулевое состояние, по выходным сигналам которого закрывается элемент И ?2 и открывается элемент И 23, устанавливается в единичное состояние триггер

43, по выходному сигналу которого открывается элемент И ?4 и импульсы с выхода генератора 21 поступают на вход счетчика 39, на выход 55 блока

17 и далее на управляющие входы блоков 1 памяти и коммутатора 14, а через элемент 48 задержки — на выход55

56 блока 17 и далее на синхровходы сумматоров 3 и 5. По этим сигналам в течение и тактов производится после-, 792 4 довательное считывание коэффициентов. а из блоков 1 и выдача их на вхоIJ

1 ды блоков 2;, на управляющие входы которых поступают последовательно с коммутатора 14 коды приращений ду;, знаки которых коммутатором 14 по эна ковому входу и выходу коммутируются на управляющие входы сумматоров 3 и

5. Сдвиг коэффициентов а на блоках

2 сдвига на (К + 2) разрядов вправо эквивалентен их умножению на приращение ду, а накопление этих результатов в сумматорах 3 и 5 эквивалент,но вычислению новых значений произво.

f1 дных у у + 2 à" ду и эначе1I о ! Я tl ний приращений производных ь у;, R; +

П +Еа;; Ь у соответственно.

После сложения счетчик 39 вырабатывает сигнал переполнения, который сбрасывает триггер 43 в нулевое состояние, закрывая тем самым прохождение импульсов через элемент И 24 и открывая элемент И 25, с выхода которого сигналы поступают на счетчик 40.

Кроме того, сигнал переполнения, пройдя через элемент ИПИ 35 на выход 54 блока 17, разрешает кодирующему элементу 6, выделить и зашифровать старший значащий разряд из кода приращаf ния производной ду . Выделенный номер старшего разряда г складывается с кодом К + 1 с выхода счетчика 11 по сигналу на выходе 51, сформированному дешифратором 3 1 блока 17 управления. Эта операция эквивалентна умножению округленного значения. бу на

1 половину шага h/2, т. е.

-(n ° k1 1 ду" — — — 2

Этот код с выхода дешифратора 8 по1 ступает на вход сумматора 9; и по сигналу на выходе 52, сформированному тешпфратором 31, добавляется с учетом знака на управляющем входе сумматора

9, к предыдущему значению переменной у. Одновременно с этим иэ содержимого сумматора 5 вычитается значение выделенного разряда 2 " и формируется новый остаток от округления приращения производной.

В этом же такте по сигналу на выхо" де 57 блока 17 с помощью блока 16 проверяется достижение заданной точности решения на каждом шаге интегрирования.

Для этого коды приращений ду с выхо1 дов дешифраторов 8! через группу элеS 1252 ментов ИЛИ 15 поступают на входы сумматора 61 блока 16, на котором из сформированного максимального кода приращения ау вычитается код заданной точности (Е) Йз регистра 62 и знак ре- 5 зультата выдается на выход 65 блока

16 и далее на вход 60 блока 17, где он открывает элемент И 27 (если знак отрицательный, т, е. удовлетворяется заданная точность ay„ „ < Е) или че- 10 реэ элемент НЕ 45 элемент И 26 (если у Е). В последнем случае сигнал макс с выхода элемента И 26 устанавливает триггер 43 в единичное состояние, тем самым переключая выходные сигналы ге- 1 нераторл 21 через элемент И 24 на вход счетчика 39 и на выход 55 блока 17.

Зачем аналогично описанному произвол«з ся ньгfffcUetfffe последующ»х значений приращения переменных ау и пр«ра- 20 щения про«гзводннх ffy . Если удовлетворяет я заданная точность, то сигнал с третьего ьзьгхоца деш»фрлтора 31 блока 17 проходит через элемент И 27 на ззхoд счетч»кл 41, добавляя к его со- с5 цсрж»мому ед» « цу, В последующем такте ил сумматоре 47 осуществляется вычитание «з содерж»мого счетчика 41 (в котором формируется текущее значен»е тсол«чества обработанных шагов ип« 30 тегрировлп«л ш решаемой системы урлвне«ий) кода злдл««сго ч«слл шагов ш . Знак результата этого вьзч«тания посту«лет «а вход элемента И 28 «л« через блок 46 «л вход элемснта И 29.

Если разность ш — m còp:föàтельна, т, е. еще с закончено пнтегр«ровлние сззстet It>I ypftâíå«»Й с«гtf JJI с Выхода де ши1;рлторл 3, проходит через элемент

11?8 д - - че-ре-. э- . I 11ПИ 32 !л 40 .;. .î,I тр»ггерсз 42, устанлвл»вля его в сд«яичное состоял»е, » тем самым соз длютсл услов«л длл продолжен«л инте:--, р«рован«я «л следую;цем шаге.

Если разность ззз — ззз положительна т к т. е. интегрирован»с на заданном интервале закончено, то открываетсл элемент И 29 If сигнал поступает «а выход 58 блока 17 и далее пл входы группы элементов И 10, через которые 0 результат решения выдается на выходы

19; устройства, а генератор 21 импульсои прекращает свою работу.

На каждом (Г + 1)-и шаге интегр«ровлн»я в устройстве в течение перпых5 пзести тактов находится первое пр»ближение к решению по экстрлполлц»он«ой формуле

792

-(K tI ; у Е.< = у!а "у е " Е+ 2 причем производится округление прирае щения 11у; „ = hy с точностью до старшего значащего разряда, а затем в последующие (и + 3) такта, повторенные несколько раз, чтобы удовлетворить заданной точности, производится уточнение решения по интерполяционной формуле

fs ) h А (s) « -(з ь;)

1 причем остаток от округления К используется на следузощей итерации вычислений по интерполяционной формуле.

На каждом шаге может выполняться максимум m а минимум — одна итерация по ««терполяц«он«ой формуле (при модел»ровлшш макс»мум не вышел 4 итераций для m = 16) «в среднем требуется не более т/2 итераций, Время решения задлчи интегр«рования системы линейных диффере«циальных уравнений

«p« n = 100, m = 24; Т = 10 с в устройс;ве определяется так: — 6 + (и + 3)--- + 3 2 = 5 с

m 1 rn/ã

I.де 7 — период тактовых импульсов, tl1 мт и

/ кол«чс ство шагов длл единичного интер1зала, ф о р и у л а и з о б р е т е н и я устройство длл решс«ия систем ли«ейных дифференциальных уравнений, содержащее первую группу «з п накапливающих сумматоров (где и — порядок решле зой спстсмы уравнен«й), первую группу из и элементов И, первый кодирующий элемент ьзыделения старшего значащего разряда, п блоков плмят«, блок управления, выход 1-го накапли-. вающего сумматора (i = 1, ..., n) псрвой группы подключе« к первому входу i-го элеме«тл И первой группы, второй вход i-го элемента И первой группы подключен к первому выходу блокtf управления, вход признака начала работы устройства подключен к

IIxnIIy запуска блока управления, о т» ч а ю щ е е с я тем, что, с и".лью повышения быстродействия, в него вззеденьз первая группа из п сумматс ров, (и-1) IfîäèðyKùèõ элементов выделения старшего значащего разряда, и блоков сдвига, вторая группа из п сумматоров, вторая группа из и накап1252792 кивающих сумматоров, вторая группа из.п элементов И, и дешифраторов, 3 первый счетчик, блок элементов. И, коммутатор приращений и знаков, блок анализа, блок элементов ИЛИ, вход при-5 знака окончания работы блока управления подключен к выходу блока анализа, входы шага интегрирования устройства подключены к входам режима интегрирования блока управления, второй выход блока управления подключен к первому входу блока элементов И и к счетному входу первого счетчика, третий выход блока управления подключен к синхровходам и сумматоров второй группы, четвертый выход блока управления подключен к синхровходам и сумматоров первой группы и накапливающих сумматоров второй группы, пятый выход блока управления подключен к входу младшего2щ разряда первого счетчика, шестой выход блока управления подключен к стробирующим входам кодирующих элементов выделения старшего значащего разряда, седьмой выход блока управления подклю-2 чен к входам чтения блоков памяти с первого по п-й и к управляющему входу коммутатора приращений и знаков, восьмой выход блока управления подключен к синхровходам и накапливающих сумма торов первой группы и п сумматоров

«торой группы, девятый выход блока уп. равления подключен к управляющему входу блока анализа, выход признака окончания интегрирования блока управления подключен к первым входам эле- З5 ментов И второй группы, выход регистра шага интегрирования подключен к второму входу блока элементов И, выход которого подключен к информационному входу первого счетчика, выход которо-4О

ro подключен к первым информационным входам сумматоров второй группы, выход i-го блока памяти подключен к информационному входу i-ro блока сдвига, тактовые входы блока сдвига подключе-4> ны к первому выходу коммутатора приращения и знаков, выход i-го блока сдвига подключен к информационному входу -го накапливающего сумматора первой группы и к первым информационным вхо- б дам сумматоров первой группы, выход

i-го элемента И первой группы подключен к второму информационному входу

i-ro сумматора первой группы, знаковые входъ накапли«ающих сумматоров 55 первой группы и сумматоров первой группы подключены к второму выходу коммутаторов приращений и знаков, выход i-го сумматора первой группы подключен к информационному входу i-ro кодирующего элемента выделения старшего значащего разряда, знаковый выход которого подключен к знаковому входу i-ro накапливающего сумматора торой группы и к i-му входу первой рупны коммутатора приращений и зна ков, выход округленного значения производной 1 го кодирующего элемен--" та выделения старшего значащего разряда подключен к третьему информационному входу i-го сумматора первой группы, выход старшего значащего разряда i-го кодирующего элемента выделения старшего значащего разряда подключен к второму информационному вхо ду i-го сумматора второй группы, выxnan которого подключен к входам i-ro дешифратора и к i-му информационному входу второй группы коммутатора приращений и знаков, выход i-го дешифратора подключен к информационному входу i-накапливающего сумматора второй группы и к i-му входу блока элементов ИЛИ, выход i-го накапливающего сумматора, второй группы подключен к второму входу i-ro элемента К второй группы, выход которого подключен к i-му разряду выхода результата уст1 ройства, выход блока элеметов ИЛИ подключен к информационному входу бло. блока анализа, при этом блок анализа содержит регистр значения точности интегрирования и сумматор невязки, синхровход которого подключен к управляющему входу блока анализа, первый информационный вход сумматора невязки подключен к информационному входу блока анализа, второй информационцый вход сумматора невязки подключен к выходу регистра значения точности интегрирования, знаковый выход сумматора невязки подключен к выходу блока анализа, причем блок управления содержит генератор импульсов, два дешифратора, четыре счетчика, два триггера, сумматор, блок элементов задержки, шесть элементов И, два блока элементов И, шесть элементов ИЛИ, элемент ИЕ, блок элементов НЕ, вход запуска блока управления подключен к входу запуска генератора импульсов и к первому входу первого элемента ИЛИ, выход генератора импульсов подключен к первым входам первого и второго элементов И, выход первого элемента

И подключен к счетному входу второго

1?5?792

10 счетчика, выходы которого подключены к входам первого дешифратора, вторые входы первого и второго элементов И подключены соответственно к прямому и инверсному выходам первого триггера,5 выход первого элемента ИЛИ подключен к входу установки в "1" первого триггера, выход второго элемента И подключен к первым входам третьего и четвертого элементов И, вторые входы ко. 10 торых подключены соответственно к прямому и инверсному выходам второго риггера, вход установки в "1" которого подключен к выходу переполнения третьего счетчика и к первому входу 15 четвертого элемента ИЛИ, вход установки в "0" второго триггера подключен к выходу шестого элемента HJlH, выход пятого элемента И подключен к первым входам пятого и шестого элементов ИЛИ,10 выход четвертого элемента И подключен к счетному входу четвертого счетчика, выходы которого подключены к входам второго дешифратора, первый выход которого подключен к первому входу вто-2 рого элемента ИЛИ, второй выход к первому входу третьего элемента ИЛИ, тре. тий выход — к первым входам пятого и шестого элементов И, четвертый выход— к синхровходу с.умматора, пятый выход 0 к первым входам седьмого и восьмого элементов И, входы режима интегрирования блока управления подключены к первым входам сумматора, вход признака окончания работы блока управления .подключен к входу первого элемента НЕ

35 и к второму входу шестого элемента И, выход первого элемента НЕ подключен к второму входу пятого элемента И, выход шестого элемента И подключен к счетному входу пятого счетчика, выход

40 которого подкпючен к второму входу сумматора, вьссод которого подключен к второму входу блока элементов НЕ и к второму входу первого блока элементов

И, вьиод блока элементов НЕ подключен к второму входу второго блока элементов И, выход первого блока элементов

И, подключен к второму входу первого элемента ИЛИ, выход второго блока элементов И подключен к входу блокировки генератора импульсов, выход пятого элемента ИЛИ подключен к входу установки в "0" третьего счетчика, информационный выход которого подключен к входу блока элементов задержки, выход первого дешифратора подключен к первому выходу блока управления, второй — к второму выходу блока управле ния и к второму входу четвертого элемента ИЛИ, третий выход — к второму входу второго элемента ИЛИ, выход которого подключен к третьему выходу блока управления, четвертый выход— к второму входу третьего элемента ИЛИ, выход которого подключен к четвертому выходу блока управления, пятый выходк второму входу пятого элемента ИЛИ, к входу установки в "0 первого триггера, к второму входу шестого элемента ИЛИ, выход второго элемента ИЛИ подключен к третьему выходу блока управления, выход третьего элемента ИЛИ подключен к четвертому выходу блока управления, пятый выход первого дешифратора подключен к пятому выходу блока управления, выход четвертого флемента ИЛИ подключен к шестому выходу блока управления, выход третьего элемента И подключен к счетному входу третьего счетчика и к седьмому выходу блока управления, выход блока элементов задержки подключен к восьмому выходу блока управления, второй выход второго дешифратора подключен к девятому выходу блока управления,входы режима интегрирования блока управления подключень1 к первым входам сумматора.

1252792

1252792 в

Составитель В. Смирнов

Техред И.Верес Корректор С.Черни

Редактор В.Петраш

Заказ 4622/50 Тираж 671 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, 5-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4