Устройство для решения дифференциальных уравнений

 

Изобретение относится к цифровой вычислительной технике, к устройствам для обработки цифровых данных и может быть использовано для решения дифференциальных уравнений в частных производных. Цель изобретения - повышение производительности устройства. Цель изобретения достигается за счет введения в устройство , групп из трех решающих блоков и групп коммутаторов исходных и промежуточных данных с соответствующими функциональными связями между ними и известными блоками устройства . Устройство работает более производительно за счет распараллеливания вычислительного процесса в решающих блоках. П ил. с S INO СО 00 4 СО

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР по делАм изОБРетений и ОткРытий

: (21) 3701557/24-24 (22) 19.12.83. (46) 23.05.86. В . 9 19 (71) Институт проблем моделирования в энергетике. АН УССР (72) И.И.Пе гров и А.И.Яцунов (53) 681.32(088.8) (56) Автор кое свидетельство СССР

У 6209801 кл. G 06 F 15/Згэ 1975 °

Авторское свидетельство СССР

11 . 565298, кл. G 06 F 15/328, 1975. (54) УстРОЙстВО дпЯ РешениЯ ДКФФеРЕНЦИАЛЬНЫХ УРАВНЕНИЙ (57) Изобретение относится к цифровой вычислительной технике, к уст„„SU„„1233149 А 1

Юв 4 G 06 F 7/64, 15/328 ройствам для обработки цифровых дан- ньгх и может быть использовано для решения дифференциальных уравнений в частных производных. Цель изобретения — повышение производительности устройства. Цель изобретения достигается эа счет введения в устройство групп из трех решающих блоков и групп коммутаторов исходных и промежуточных данных с соответствующими функциональными связями между ними и известными блоками устройства. Устройство работает более производительно за счет распараллели. вания вычислительного процесса в решающих блоках. 11 ил.

33149 2

34 первого операнда, буфер 35 вводавывода, содержащий две группы ключей 35 и 35, и узел 36 памяти.

Коммутатор 3 исходных данных и результатов (фиг. 4) содержит регистр 37 вывода, группу входных ключей 38) элемент И 39, элемент И 40 дешифратор 41 адреса, группу входных ключей 42, регистр 43 ввода,элементы И 44 и 45 и дешифратор 46 адреса, Коммутатор 5 исходных и промежуточных данных (фиг. 5)содержит регистр 47, группу ключей 48, дешифратор 49 адреса, элементы И 50 и 51 и дешифратор 52 адреса.

Блок 2 управления через систем" кые шины 6 и 7, коммутаторы 3 и соответствующие коммутаторы 5 исходных и промежуточных данных соединены с решающими блоками 4, которые) кроме того, соединены между собо". через соответствующие коммутаторы 5 исходных и промежуточных данных, 4

Устройство работает следующим образом.

В исходном состоянии устройство подготовлено к работе, т.е. в узлах

13 памяти блока 2 управления и в узлах 36 памяти решающих блоков 4 записаны обрабатывающие программы и массивы коэффициентов.

Работа устройства ка примере решения краевой задачи Ill-го рода дпя нестациокаркого одномерного уравнения

35 теплопроводкости

1 17

Изобретение относится к цифровой вычислительной технике, конкретнее к устройствам для обработки цифровых данных, и может быть использовано дпя решения дифференциальных уравнений в частных производных.

Цель изобретения — повышение производительности устройства.

На фиг. 1 представлена структур— ная схема устройства) на фиг, 2— блок управления на фиг. 3 — решающий блок, на фиг. 4 — коммутатор исходных данных и результатов; на фиг. 5 — коммутатор исходных и промежуточных данных на фиг. 6 — алгоритм работы устройства, на фиг, 7временная диаграмма его работы, на фиг. 8-11 †. временные диаграммы работы синхронизаторов (в скобках указаны номера узлов блоков 2 и 4 управ. ления, между которыми передаются синхронизирующие сигналы).

Устройство дпя решения дифферен.циальных уравнений (фиг. 1) содержит блок 1 ввода-вывода, блок 2 управления, коммутаторы 3 исходных, данных и результатов, решающие блоки 4, коммутаторы 5 исходных и промежуточных данных, системные выходные шины 6, системные входные шины шины 8 запроса, информационные выходные шины и шину 9 записи, шины

10 адреса, шину 1) чтения, информационные входные шины и шину 12 запроса. Цифрами, следующими за номерами позиций и в индексах (фиг„ 1), . приведены порядковые номера в группе одинаковых по своему техническому выполнению блоков, а двойная индек сация решающих блоков 4 обозначает номер группы и порядковый номер в .группе °

Блок 2 управления (фиг ° 2) содер— жит узел 13 памяти, буфер 14 вводавывода, содержащий две группы ключей

14, и 14, регистр 15 частичного результата, регистр 16 адреса, регистр

17 команд, сумматор 18 с трехстабилькым выходом, счетчик 19 команд, дешифратор 20 команд, регистр 71 делителя, регистр 22 делимого, синхронизатор 23 и регистр 24 частного.

Решающий 4 блок (фиг. 3) содер— жит регистр 25 результата, синхронизатор. 26, регистр 27 второго операнда, регистр 28 частичного результата, дешифратор 29 команд, счетчик

30 команд, сумматор 31, реги1"тр 32 команд, регистр 33 адреса, регистр

Используя известные сеточные аппроксимации, преобразуем (1) в

)Ф! у 2

5О 1У > 1 1 л Ф

1, «.1 „1+1

) ч .n I

Ж,— - . Ь,, „ где 1 ) h — шаги по временной и про55, стракствеккой координатам соответственно; ш — число точек сетки по координате Х. -},0... 000 ... 000

000 ° ..J,-с;В;,.; 000

° °

А=

000 ° ° ° 000 . ° ° 0-"г1

}тг

52 1-2 1-1 Р } }} о «} }-,}-а (1-tl 1-},}-} CD )

1-2\ 1 (Я; }) и }} 3 ° и (Р" 0}„„()3}}) Обозначим у ."через у, и перепи" шем последнюю систему в виде. Х., } г }}, а,} ;,-с; у, Б; g,„=-1, (}-23, „,,}}-})} (3)

Jn Хг „}" Pg

В матричной форме (3) можно запи,сать н виде Д

Согласно теореме Крамера система (4) имеет решение у„ = --„", (k=3,2,...,n), . (S) На фиг. 7 изображена временная диаграмма работы устройства. Весь интервал времени разбит на такты, в течение которых решающие блоки выполняют порцию вычислений..

В первый такт работает только группа и-} решающих блоков 4, которая выполняет вычисления (уровень и-1 на фиг. 6).

Решающий блок 4„, производит следующие вычисления. Синхронизатор

26 загружает из узла 26 памяти коэффициент а„, „, н регистр 34 первого операнда 4, а коэффициент ая „ — в регистр 27 второго операнда и обнуля. ет регистр частичного результата.

После этого реализуется алгоритм умножения, состоящий из циклов сдвига второго операнда и сложения первого операнда со сдвинутой частичной суммой: синхронизатор 26 пода,ет сигнал сдвига в регистр 27 второго операнда. Сдвинутый разряд из это го регистра поступает для анализа в синхронизатор 26, Если значение это-.

1233149 4 где D" — определитель матрицы А;

D„ — определитель матрицы А, в которой каждый столбец заме нен вектором праной части f.

Поскольку А — трехдиагональная п и матрица, вычисление D и 0„ можно производить по схеме вычислений, на фиг ° 6 при этом используют обще10 принятые обозначения для коэффициентов системы линейных алгебраических уравнений с неизвестными. Прямоугольники разбиты на четыре квадранта означают вычисление определителя размерностью 232.

Вычисление детерминантов 0,D5,. н

D„ производятся по такой же схеме, Для этого после вычисления очередно-, 20 го детерминанта необходимо производить коррекцию некоторых коэффициентов согласно

ro разряда равноединице, то синхроЗ5 низатор 26 подает сигнал сложения в сумматор 31. Результат сложения поступает в регистр 25 результата.

После этого он поступает в регистр

28 частичного результата, где он сдвигается на один разряд влево, После этого начинается новый цикл.

Результат умножения а„, „, а и,}

Ф записывается в узел 36 памяти. Аналогично производится умножение коэф45 фициентов а„, „ а„ „,. Затем произво1 дится вычитание из первого результата второго результата умножения.

Точно так же производится вычисление определителей размерностью

50 2ф во всех блоках 4.

}}

Вычисленные данные (для В :и D,) в конце такта передаются группе п-.2 решающих блоков 4 через группу и-2 коммутаторов 5 исходных и промежу55 точных данных . Во втором такте группа и-2 решающих блоков 4 выполняет выи и чнсления уровня и-2 для 0 и D, (по фиг. 6), а группа п-1 решающих бло1233149 ов 4 вычисления своего уровня для и т.д. В тактах п-2, и и и+2 группы 3,4,...,п-l решающих блоков

4 r,роизводят коррекцию коэффициентов в соответствии с формулами (6).

Аналогичную коррекцию коэффициентов группа 1 решающих бпоков 4 производит в такт и а группа 2 решающих блоков 4 — в такты n-! и и+1, 1О

По мере получения значений детерминантов группа l решающих блоков

4 через группу l коммутатора 3 исходных данных и результатов передает их в блок 2 управления, который вычисляет значения искомой функции в узлах сетки.

Деление в блоке 2 управления производится путем определенного числа циклов вычитания делителя из делимого и сдвига последнего, Перед нача- лом деления делимое из узла 13 памяти поступает в регистр 15 частичного результата.

Цикл проводят следующим образом.

По сигналу синхронизатора 23 в сумматоре 18 из частичного результата вычитается,целимое. Результат вычитания заносится в регистр 15 частичного результата, а знак результата (1 соответствует знаку "+", 0 — знаку и-") иэ сумматора 18 поступает в синхронизатор 23 и по сигналу из синхронизатора 23 заносится сдвигом в регистр 24 частного..

Если знак результата вычитания

35 оказался положительным,„ производится сдвиг информацчи в регистр 15 частичного результата на один раз-ряд влево и цикл заканчивается. ЕсЩ ли же знак результата вычисления оказался отрицательным, то на сумматоре

18 производится сложение частичного результата и делителя (восстановпе— ние), после чего производится сдвиг

45 содержимого регистра 15 частичного результата на один разряд влево.

Начиная с такта и+5 с выхода группы 1 решающих блоков 4, значения детерминантов поступают в блок 2 упЯ) р авления .

Группа п-1 решающих блоков 4 освобождается после такта и+3, а каждая последующая группа п-2, п-3 и т.д. освобождается на такт позже.

Поэтому с помеита и+4 устройство может начать вычисления следующей краевой задачи.

Детально рассматривают передачу информации из блока 2 управления в решающие блоки 4, решающего блока

i-й группы в решающий блок 4 (i-1)-й группы и первой группы решающих блоков 4 в блок 2 управления.

Блок ? управления вырабатывает (фиг. 1, 4 и 5) по шине 6,3 адрес коммутатора 3 исходных данных и результатов или адрес коммутатора 5 исходных и промежуточных данных, в, зависимости от номера решающего блока 4, по шине 6.2 сигнал "Запись", по которому слово иэ узла 13 памяти блока 2 по информационной шине 6. 1 записывается в регистр 34 вывода или регистр 47 соответствующего коммутатора 3 или 5 ° При этом с выхода соответствующего элемента И 39 или

50 сигнал "Запрос" по шине 8 или

12.2 поступает в распределитель 26 импульсов решающего блока 4 (фиг.3).

По этому сигналу решающий блок

4 обращается к коммутатору 3 или 5 как к внешнему устройству и считывает информацию с регистра 37 или

47 вывзда через ключи 38 или 48 по шине 12.1 в узел 36 памяти решающего блока. 4. Далее аналогично передаются осгальные данные.

Передача информации, например, иэ решающего блока 4z в решающий блок 4 1, осуществляется через ком— мутатор 5 исходных и промежуточных данных. Для sTa;"o решающий блок 4 д >

I выставляет иа шинах 10 адрес коммутатора 5, а по шине 9,2 сигнал

"Запись" по которому информация через инны 9.! записывается в регистр

47 (фиг. 5). При записи информации в регистр 47 с выхода элемента И 50 формируется сигнал "Запрос, который по иине 12.2 поступает в решающий блок 4 д . Решающий блок 4 переходит к чтению информации и выдает по шинам !О адрес, который поступает

»а вход деш".фратора 52 адреса, а по шине 11 - сигнал "Чтение". Информация через клюшки 48 из регистра 47 по нинам 12.1:с"читывается в узел 36 памяти решающего блока 4,,, а по шине

8 ответный "игнал сообщает решающему блоку 4z: о том, что можно передавать следующее слово.

Результат вычислений из первой группы pcma"oùèõ блоков 4 передается в блок 2 управления. Дл". этого решающий блок 4 по шине 10 вырабатыва! 233149 ет адрес, котбрый поступает на вход дешифратора 46 адреса (фиг. 4) по шине 9,2 сигнал "Запись", а по шине

9.1 — информацию, которая записывается в регистр 43 коммутатора 3 исходных данных и результатов. По шине 7.2 сигнал "Запрос" поступает в блок 2 управления, который считывает информацию из регистра 43 через ключи 42 и шину 7. 1 в узел 13 памяти. Для этого блок управления по шине 6.3 формирует адрес, который поступает на вход дешифратора 41 и сигнал "Чтение", который поступает на вход элемента И 44.

Приведены временные диаграммы работы для синхронизаторов 23 и 26 при выполнении цикла выборки, записи и чтения (фиг, 8 и 10), а также при выполнении одного цикла операции деления (фиг. 9 и 11).

Таким облазом, введение новых функциональных блоков и связей позволяет повысить производительность устройства за счет распараллеливания вычислительного процесса в решающих блоках.

Формула и з о б р е т е н и я

Устройство для решения дифференциальных уравнений, содержащее блок управления, первую группу из двух решающих блоков и первую группу из двух коммутаторов исходных.данньгх и результатов, каждый коммутатор исходных данных и результатов содержит регистр ввода, регистр вывода, группу выходных ключей, группу входных ключей, четыре элемента И, два дешифратора адреса, причем выходы регистра вывода соединены с информационными входами выходных ключей, выходы регистра ввода — с информационными входами входных ключей, выход первого элемента И соединен с входом синхронизации регистра вывода> выход второго элемента И вЂ” с управляющими входами выходных ключей, выход первого дешифратора соединен с первыми входами первого и третьего элементов И, выход третьего элемента И вЂ” с управляющими входами входных ключей, выход второго дешифратора адреса соединен с первыми входами второго и четвертого элементов И, выход четвертого элемента И— с входом синхронизации регистра ввода, каждый решающий блок содержит регистр результата, синхронизатор, регистр первого операнда; регистр второго операнда, дешифратор команд, сумматор, регистр команд, счетчик команд, две группы ключей, регистр адреса, узел памяти, регистр частичного результата, в каждом решающем блоке первый выход синхронизатора соединен с входом синхронизации регистра второго операнда, второй вы- . ход синхронизатора — со счетньгм входом счетчика команд, третий выход— с входом синхронизации регистра адреса, четвертый выход — с управляющими входами ключей первой группы, пятый выход — с управляющими входами ключей второй группы, шестой выход — с входом синхронизации регистра команд, седьмой выход — с входом. о синхронизации регистра результата, восьмой выход — с входом синхронизации регистр" первого операнда,,девятый выход — с управляющим входом сумматора, десятый выход — с входом синхронизации регистра частичного результата, первая группа входов кода режима синхронизатора — с выходами дешифратора команд, входы которого соединены с выходами регистра команд, выходы ключей второй груп.

30 пы — с информационными входами регистра второго операнда, регистра команд и с информационньгми входами регистра первого операнда, выходы счетчика команд соединены с информационными входами регистра адреса, выходы регистра частичного результата — с входами первого слагаемого сумматора, входы второго слагаемого которого соединены с информацион"О ными выходами регистра первого операнда, выходы сумматора соединены с информационными входами регистра результата и второй группой входов кода режима синхронизатора, выходы

45 регистра второго операнда соединены с третьей группой входов кода режима синхронизатора, выходы регистра результата — с входами ключей первой группы и информационными входа5О ми регистра частичного результата, одиннадцатый выход синхронизатора соединен с входом записи узла памяти, двенадцатый вьгход — с входом чтения узла памяти, информационные входы

55 ключей второй группы — с выходами узла памяти, выходы ключей первой группы — с информационными входами узла памяти, выходы регистра адреса — с

12 адресными входами узла ггамяти, выходы выходных ключей группы и входы регистра ввода каждого коммутатора ис.ходных данных и результатов первой группы соединены соответственно с информационными входами ключей второй группы и выходами ключей первой группы соответствующего решающего блока первой группы, входы второго дешифратора адреса, второй вход четвертого элемента И„ второй вход второго элемента И и выход первого элемента И каждого коммутатора исходных данных и результатов первой группы соединены соответственно с выходами регистра адреса, одиннадцатым и двенадцатым выходами синхронизатора и перным входом четвертой группы нходон кода режима синхронизатора соответствующего решающего блока первой группы, о т л и ч а ю щ е е с я тем, что, с целью повышения производительности, в него введены (и-2) группы из трех решающих блоков и (n-1) группа коммутаторов исходных и промежуточных данных, из которых первая группа содержит четыре коммутатора исходных и промежуточных данных, {n-1)-я группа коммутаторов содержит три коммутатора исходных и промежуточных данных, а остальные группы коммутаторов — no восемь коммутаторов исходных и промежуточных данных, каждьгй коммутатор исходных и промежуточньгх данных содержит регистр, группу ключей, дна элемен. та И, два дешифратора адреса, причем выходы регистра соединены с информационными входами ключей, вьгход первого дешифратора адреса соединен .с первым входом первого элемента И, выход которого соединен с синхронизирующим входом регистра, выход второго дешифратора адреса соединен с первым входом второго элемента И, ньгход которого соединен с управляющими входами ключей, блок управления содержит узел памяти, две группы ключей, регистр адреса, регистр команд, регистр частичного результата, счетчик команд, дешифратор команд, сумматор, регистр делителя, регистр делимого, синхронизатор, регистр частного, выходы регистра адреса соединеньг с адресными входами узла памяти, выходы первой группы ключей соединены с информационными входами узла памяти, информационные выходы которого соединены с информационны33149 1О ми входами второй группы ключей, первый выход синхронизатора соединен с входом записи узла памяти, вто. рой вьмод — с входом чтения узла памяти, первый выход синхронизатора— с управляющим входом счетчика команд, второй выход — с управляющим входом регистра адреса, третий выход — с управляющими входами первой группы ключей, четвертый ныход - с управляющими входами второй группы кл|очей, пятый выход — с управляющим входом регистра команд, шестой выход — с управляющим входом регистра частичного результата, седьмой ныход — с управляющим входом сумматора, восьмой вьгход — с управляющим входом регистра дели-. åëÿ,,девятый ныход — с уггравляющиМ входом регистра частного, десятый выход — с управля2О ющим входом регистра делителя, первая группа входов када режима синхронизатора соединена с выходами дешифратора команд, входы которого соединены с выходами регистра команд, выходы ключей второй группы — с входами регистра команд, информационными входами регv.ñòðà частичного результата, 30

4О ,Я О

55 регистра делимого, регистра делителя и выходами сумматора, вьгходы счетчика команд — с входами регистра адреса, выходы регистра частичного результата — с входами первого слагаемого сумматора, входы нторого слагаемого которого соединены с выхода< ми регистра целителя, выходы сум- матора — с второй группой входов кода режима синхронизатора. и с входами регистра частного, выходы которого соединены с информационными входами ктпочей первой группы, выходы регистра делимого — с третьей группой входов кода режима синхронизатора, выходы регистра адреса— с входами первого дешифратора адреса каждого коммутатора исходных данньгх и результатов:, с входами дешифра:opa адреса каждого коммутатора исходим и промежуточных данных (п-1)-й

rруппы, с входами дешифраторов адреса перво;о, четвертого н шестого коммутаторов исходных и промежуточ- br данных 2 -,n-2)-x vpynn, выходы первой группг» клочей соединены с входами регистра ньгвода кажцого коммутатора исходных данных и результатов, с входами регистра. каждого коммутатора исходных и промежуточных данных (n-!)-й группы, с входами регистров

ll 12331 первого, четвертого и шестого коммутаторов исходных и промежуточных данных 2-(n-2)-х групп, входы ключей второй группы †.с выходами входных ключей каждого коммутатора исходных

5 данных и результатов, первый выход синхронизатора блока управления соединен с вторым входом первого элемента И каждого коммутатора исходных данных и результатов, с вторым входом первого элемента И каждого коммутатора исходных и промежуточных данных (n-1)-й группы, с вторыми входами первых элементов И первого, четвертого и шестого элементов исходных и промежуточных данных 2-(n-2)-х групп, второй выход синхронизатора блока управления соединен с вторым входом третьего элемента И каждого коммутатора исходных данных и результатов, выход четвертого эле— мента И каждого коммутатора исходных данных и результатов, выходы вторых элементов И первого, четвертого и шестого коммутаторов исходных и промежуточных данных 2-(п-2)-х групп, выход второго элемента И каждого коммутатора исходных и промежуточных данных (и-1)-й группы соединены с соответствующими входами четвертой

30 группы входов кода режима синхронизатора блока управления, выходы ре— гистра адреса первого и второго решающих блоков первой группы соединены соответственно с дешифраторами адреса первого, второго, третьего и четвертого коммутаторов исходных и промежуточных данных первой группы, входы второй группы ключей первого и второго решающих блоков первой группы соединены соответственно с выходами ключей первого, второго, третьего и четвертого коммутаторов исходных и промежуточных данных первой группы, второй и третий входы четвертой группы входов кода режима синхронизатора первого решаю— щего блока первой группы соединены соответственно с выходами первых . элементов И первого и второго коммутаторов исходных и промежуточных данных первой группы, второй и третий входы четвертой группы входов кода режима синхронизатора второго решающего блока первой группы соединены соответственно с выходами первых элементов И третьего и четвертого коммутаторов исходных и промежуточных данных пер ой группы, 49 12, двенадцатые выходы синхронизаторов первого и второго решающих блоков первой группы соединены соответственно с вторыми входами вторых эле.ментов И первого, второго, третьего и четвертого коммутаторов исходных и промежуточных данных первой группы, выход второго элемента И, входы регистра, второй вход первого элемента И, входы первого дешифратора адреса первого коммутатора исходных и промежуточных данных первой группы соединены соответственно с вторым входом четвертой группы входов кода режима синхронизатора,с выходами первой группы ключей, с первым выходом второй группы выходов распределителя импульсов, с выходами регистра адреса первого решающего блока второй группы, входы регистра, второй вход первого элемента И, входы первых дешифраторов адреса второго и четвертого коммутаторов исходных и промежуточных данных первой группы соединены соответственно с выходами ключей первой группы, одиннадцатым выходом синхронизатора, выходами регистра адреса третьего решающего блока второй группы, выходы вторых элементов И второго и четвертого коммутаторов исходных и промежуточных данных первой группы соединены соответственно с вторым и третьим входами четвертой группы входов кода режима синхронизатора третьего решающего блока второй группы, выход второго элемента И, входы регистра, второй вход первого элемента И, входы первого дешифратора адреса третьего коммутатора исходных и промежуточных данных первой группы соединены соответственно с вторым входом четвертой группы вхо- . дов кода режима синхронизатора, с Выходами ключей первой группы, с одиннадцатым выходом синхронизатора, с.:. выходами регистра адреса второго решающего блока второй группы, выходы регистра адреса, двенадцатый выход синхронизатора, информационные входы второй группы ключей, первый вход второй группы входов кода режима синхронизатора каждого решающего блока (n-1) — и группы соединены соответственно с входами дешифратора адреса, вторым входом второго элемента И, выходами ключей, выходом первого элемента И соответствующего коммутатора исходных и проме1З I233I жутачных данных (п-l),-й группы, выходы регистра адреса, двенадцатый выход синхронизатора, информационные входы ключей второй группы первого решающего блока i-й группы 5 соединены соответственно с выходами дешифратора адреса, вторым входом второго элемента И, выходами ключей второго и третьего коммутаторов исходных и промежуточных данных i-й 10 группы, второй и третий входы второй группы входов кода режима синхронизатора первого решающего блока i-й группы соединены соответственно с выходом первого элемента И второго и третьего коммутаторов исходных и промежуточных данных i-й группы, выходы регистра. адреса, двенадцатый выход синхронизатора, информационные входы второй группы ключей, . 20 второй вход второй группы входов кода режима синхронизатора второго решающего блока i-й группы соединены соответственно с входами дешифратора адреса, вторым входом второ- 25 го элемента И, выходами ключей, выходом первого элемента И пятого коммутатора исходных и промежуточных данных 1-й группы, выходы регистра адреса, двенадцатый выход синхрани- 30 затора, информационные входы второй группы ключей третьего решающего блока -й группы соединены соответственно с входами дешифратора адреса вторым входом второго элемента И, выходами ключей седьмого и восьмого коммутаторов исходных и промежуточных данных i-й группы, второй и третий входы второй группы входов кода режима синхронизатора третьего решающего блока i-й группы соединены соответственно с выходам первых элементов И седьмого и восьмого коммутаторов исходных и промежуточных данных (i+1)-й группы, выход второго

49 14 элемента И, входы регистра, второй вход первого элемента И, входы первого дешифратора адреса второго коммутатора исходных и промежуточных данных 1-й группы соединены саатвет" ственна с .вторым входом четвертой группы вхоцов кода режима синхрониза тора, вьгхоцами ключей первой группы, одиннадцатым выходом синхронизатора., с выходами регистра адреса первого решающего блок" (i+1)-й группы, выход второго элемента. И, входы регистра, второй вход первого элемента И„ входы первого дешифратора адреса седьмого коммутатора исходных и промежуточных данных i-й группы соединены соответственна с вторым вхо-. дам четвертой группы входов кода режима синхронизатора„ выходами ключей первой группы. одиннадцатым выходом синхронизатора,;выходами регистра адреса второго решающего блок (i+I)-й группы, входы первого дешифратора адреса третьего, пятого и восьмого коммутаторов исходных и пром".жуточвых,цанных 1.--й группы соединены с выходами регистра адреса третьего решающего блока (i+1)-й группы, входы регистра третьего, пятого и восьмого коммутаторов исходных и прамежуточнъвг данных i-.é группы соединены с вьгходами первой группы ключей третьего решающего блока (i+1) — é группы, вторые входы первых элементов И третьего, пятого и восьмого коммутаторов исходных и промежуточных данных

1.-й группы соединены с одиннадцатым выходом синхронизатора третьего решающего блока (i+1)-й группы, выходы вторых элементов И третьего, пятога и восьмого коммутаторов исходных и промежуточных данных i-й группы соединены с четвертой группой входов кода режима синхронизатора третьего решающего блока (i+I)-й группы.

1233l49 1233149

Фйд. 2

1Z33149

l233lli9

l233149

4ро3ень 2

Уройиьм

n f л-1 eii тР леХ nis niS ялты

Фи@ 7

Гненал дн адреса (2

Сигнал vm

Сигнал уп

Узсриьу вьжгЗ

Сигнал залиси гигтр г23 Сигнал им

ma (23- 1у

Сигнал Вю реса f23Сигнал dbl регистра йнмал ун юю Взайае (23- I

Сигнал за (23-1

Сигнал гюЖаг. а4аеса (23-Заз

Сигнггл итенгге (23-за г3ггнал занеси d регислге l 23-23/ а} нри наза апезгнсч резузвтате йкюыгз

Снгнал ан мигает

{23- Е)

Сдуну заенснувЗ настноеау 23 2Ч

3нал резульагзта

< rd- гЗ)

Сдуне реенстугг мастнииазр рб,Цать" тата (23-!Я ф pj s сн дегатеззнсн разу гвн ууу финисаннз

Сигнал Ичитаннн

<23- НЦ

Сдунз регистра чклюгзго (23- 29)

3нак резулвтапнг

< d-Z3>

Сигнал славянин (23- >УЗ

Уалнсв д регистр иастнинага резульй (23-2e>

Судне регистра часнвгеюаз резунвтата (23- г32!

233149

Сигнал дидачи а реса fzd-Л) Снснол чптенич (2S - И)

Сигнал упро3лени дгодниг нлючю(гоCuAart гописи брегислр (26 - )2)

Сиенал инерененюег (z((- Þ) Сигнгл 6ийаг îdpeca (2д-ду/

Сиены 6ыдачи иг рггисоьра (zd-2О)

Сигнал улрадлеьель диеодььи агеочеи (26-3$)

Сиг нал галиеи(Н-.(Е

Сигнаь Еидачи адреса (2Е-уа

Сигнгл ччпениа

«е-м)

Сиенгл улрюдлонил

Угодлив нлучед

Сиенгл еальч» д рееиегср (2д-И/

С() cd((veoemci. r 6 сьпорьиечь )ьаароье

Сдбие регисара дпьграга операнда (26 27

Уначеме с дануццо разряда (27- 2б) Сигнал Слоьченчр (26- Л/

)анись 6 perucmp

pesgnccnuvcc (ZS-25) дались d perucmp чослiичного ре зультала (26-26) Сддие регистру чослтичнчо рееульо (zS-Zd) d) сддигоепню „0 d слтояиеи рагреде

Сддиг регистра рого операнда (гд

Значение сддииут рагуда (22-2S/

Сддиг регистра тичного регульра (26-2(() Фиг )) Составитель А.Чекалов

Редактор Н.Рогулич Техред Л.Олейник Корректор Е.Рошко

Заказ 2771/50

Тираж 671. Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, r. Ужгород, ул. Проектная, 4