Запоминающее устройство с исправлением модульных ошибок

 

Изобретение относится к вычислительной технике и может быть использовано для самоконтроля запоминающих устройств путем обнаружения модульных однонаправленных ошибок в двух модулях памяти и исправления таких ошибок в одном модуле памяти. Целью изобретения является повышение достоверности контроля. Устройство содержит блок 1 модульной памяти, выполненный из информационных 2|-б и контрольных 27-9 модулей памяти, группы 14, 15, т 18, 19 блоков свертки по модулю два, группы 16, 17 блоков свертки по нечетному модулю, например модулю семь, блоки 20, 21, 28 кодирования по коду Бергера, блок 22 коррекции ошибок, блоки 24-27 сравнения, мультиплексор 29, блоки 30, 31 обнаружения ошибок и блок 32 определения типа ошибок . При записи в блоках 16, 14, 18, 20 формируется контрольный код, который записывается в контрольные модули памяти одновременно с информацией. При считывании в блоках 15, 17, 19, 21 также формируется контрольный код,который сравнивается с кодом , сформированным при записи. По результатам сравнения определяется наличие оптбок в двух модулях памяти, в блоках 30, 31 вырабатываются коды номеров отказавншх модулей, блок 32 вырабатывает сигнал некорректируемой ошибки и сигнал для коррекции информации при ошибках в одном модуле памяти. Коррекция информации выполняется в блоке 22 путем инвертирования информации в соответствующих разрядах. 6 ил, 2 табл. СО о 00 ьо

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (59 4 G 11 С 29 00

Р Г.Р " с к

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н A5TOPCKOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3997905/24-24 (22) 30.12.85 (46) 07.04.87. Бюл. № 13 (71) Московский энергетический институт (72) Г. А. Бородин (53) 681.327(088.8) (56) Авторское свидетельство СССР № 1117714, кл. G 11 С 29/00, 1982.

Авторское свидетельство СССР № 875465, кл. G 11 С 29/00, 1980. (54) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С

ИСПРАВЛЕНИЕМ МОДУЛЬНЫХ ОШИБОК (57) Изобретение относится к вычислительной технике и может быть использовано для самоконтроля запоминающих устройств путем обнаружения модульных однонаправленных ошибок в двух модулях памяти и исправления таких ошибок в одном модуле памяти. Целью изобретения является повышение достоверности контроля. Устройство содержит блок 1 модульной памяти, выполненный из информационных 2 6 и контрольных 27 9 модулей памяти, группы 14, 15, ЛК 1302327 А1

18, 19 блоков свертки по модулю два, группы 16, 17 блоков свертки по нечетному модулю, например модулю семь, блоки 20, 21, 28 кодирования по коду Бергера, блок 22 коррекции ошибок, блоки 24 — 27 сравнения, мультиплексор 29, блоки 30, 31 обнаружения ошибок и блок 32 определения типа ошибок. При записи в блоках 16, 14, 18, 20 формируется контрольный код, который записывается в контрольные модули памяти одновременно с информацией. При считывании в блоках 15, 17, 19, 21 также формир ется контрольный код, который сравнивается с кодом, сформированным при записи. По результатам сравнения определяется наличие olllliбок в двух модулях памяти, в блоках 30, 3! вырабатываются коды номеров отказавши. модулей, блок 32 вырабатывает сигнал нскорректируемой ошибки и сигнал для коррекции информации при ошибках в одном модуле памяти. Коррекция информации выполняется в блоке 22 путем инвертирования информации в соответствующих разрядах.

6 ил, 2 табл.

1302327

Вычет значений

Таблица истинности работы блока 25 при вычете значений считанного информационного числа (с выходов блока 17) записанного информационного числа, считанный из блока 1 (выходы 12) 0 1

4 5 6 7

0 1 2 3 4 5 6 7

6 0 1

2 3 4

5 6

Изобретение относится к вычислительной технике, а именно к запоминающим устройствам, и может быть использовано для самоконтроля запоминающих устройств путем обнаружения модульных однонаправленных ошибок в двух модулях памяти и исправления модульных однонаправленных ошибок в одном модуле памяти.

Целью изобретения является повышение достоверности контроля.

На фиг. l представлена структурная схема предложенного устройства; на фиг.2—

6 — структурные схемы наиболее предпочтительных вариантов выполнения соответственно блока модульной памяти, первой (второй) группы блоков свертки по модулю два, группы блоков свертки по нечетному модулю, блока определения типа ошибки и второго блока обнаружения ошибок.

Устройство содержит (фиг.1) блок 1 модульной памяти, выполненный из модулей

2i 9 памяти, с входом 3 «записи-считывания», входом 4 обращения, адресными 5 и информационными 6 входами, группами с первой по третью контрольных входов 7 — 9, информационными выходами 10, группами с первой по третью контрольных выходов 11—

13, первую 14 и вторую 15 группы блоков свертки по модулю два, первую 16 и вторую 17 группы свертки по нечетному модулю, третью 18 и четвертую 19 группы блоков свертки по модулю два, первый 20 и второй 21 блоки кодирования по коду Бергера, блок 22 коррекции ошибок с выходами 23, блоки 24—

27 сравнения с первого по четвертый, третий блок 28 кодирования по коду Бергера, мультиплексор 29, первый 30 и второй 31 блоки обнаружения ошибок и блок 32 определения типа ошибок.

На фиг. l обозначены выход 33 и вход 34 стробирования четвертого блока 27 сравнения и контрольные выходы 35 устройства.

На фиг.2 показаны информационные модули памяти, например шестиразрядные, и контрольные 2-,— 29 модули памяти и обозначены информационные входы 6 за.

На фиг.3 показаны блоки 36 — 41 свертки по модулю два, входящие в группу 14(15), и принцип подключения к ним информационных входов 6 за (соответственно, выходов 10 — зб) .

На фиг.4 показаны блоки 42 — 44 свертки по нечетному модулю, например по модулю семь, группы 16 (17), и принцип подключения к ним входов 6I I; (соответственно, BbIxogIoB 10) gg) .

Блок 32 определения типа ошибок содержит (фиг.5) элементы ИЛИ 45-47 и элемент И 48.

Второй блок 31 обнаружения ошибок содержит (фиг.6) элементы И 49-66 и элементы ИЛИ 67-72.

Блоки 20, 21 и 28 кодирования по коду

Бергера, блок 25 сравнения и первый блок 30 обнаружения ошибок могут быть выполнены на основе интегральных схем ПЗУ.

Устройство работает следующим образом.

В режиме записи информации на входы 5 (фиг.l) подают адрес ячейки памяти, в которую необходимо записать число, поступающее по входу 6. На входе 3 устанавливают сигнал записи информации, например лог. О, а на вход 4 подают сигнал обращения, например лог. О, длительностью, превосходящей задержки в блоках 1, 14, 16, 18 и 20. В блоках 14, 16, 20 и 18 вырабатываются три группы контрольных сигналов, которые поступают на входы 7 — 9 блока 1.

В режиме считывания на входы 5 подают код адреса ячейки памяти, информацию которой необходимо считать. На вход 3 подают сигнал считывания, например лог. 1, а на вход 4 — сигнал обращения, например лог. О, длительность которого должна быть больше всех задержек в устройстве, включая блок памяти и блоки декодирования и коррекции. Считанная из блока 1 информация поступает на блок 22 и далее на выход устройства 23, однако использовать ее нельзя, пока не выполнен контроль для обнаружения ошибки. Для определения наличия или отсутствия ошибки в блоках

15, 17, 19 и 21, аналогично как и при записи в блоках 14, 16, 18 и 20, производится выработка из считанной информации трех

40 групп контрольных сигналов, которые затем в блоках 24 — 26 сравниваются с соответствующими группами контрольных сигналов, считанных по выходам ll — 13 из блока 1.

При этом выполняется сравнение контрольных кодов по нечетному модулю, на4> пример семь. Таблица истинности работы, например, блока 25 при сравнении кодов по модулю семь приведена в табл. 1.

Таблица 1

1302327

Продолжение табл. 1

Вычет значений

Таблица истинности работы блока 25 при вычете значений считанного информационного числа (с выходов блока 17) записанного информационного числа, считанный из блока 1 (выходы 12) 0 1 2

3 4 5 6

5 6

4 5

Та блица 2

Номер отказавшего модуля при количестве ошибок в модуле 2, в (от блока 24) Значение кода на выходах блока 25

2 3 4 5

В зависимости от результатов сравнения возможны следующие варианты продолжения работы:

1. На выходах всех трех блоков 24—

26 нули, что означает, что ошибки нет и информацию с выходов 23 можно использовать. В это время на выходе элемента И 48 (фиг.5) будет лог. 0 и на выходах элементов ИЛИ 45 — 47 — тоже нули.

2. На выходе одного или нескольких блоков 24 — 26 имеются единичные сигналы-индикаторы наличия ошибок. Это означает, что пока информацию с выходов 23 использовать нельзя, но только в том случае, если сигналы наличия ошибки — в двух или трех из блоков 24 — 26.

Если имеются единичные сигналы на выходе одного из блоков 24 — 26, то такая ситуация в рамках данного устройства может считаться как наличие отказа в соответ25 ствующей группе контрольных разрядов 2-,—

29, и информация с выходов 23 может быть использована.

Если имеются единичные сигналы на выходах всех блоков 24 — 26, это означает íàличие отказа в информационных разрядах

30 2i — 2-, (предполагается пуассоновский поток отказов).

В блоках 30 и 31 будут выработаны номера отказавших модулей 21,; (фиг.2) .

Блок 30 вырабатывает на своих выходах номер отказавшего модуля из модулей

2 6 в соответствии с табл. 2.

1302327

Формула изобретения

Если был отказ в одном модуле 2, то номера на выходах блоков 30 и 31 совпадут, вследствие чего в блоке 27 выработается сигнал совпадения, который включит мультиплексор 29 (что приведет к исправлению ошибок блоком 22 в числе, считанном из отказавшего модуля 2), а на выходе 33 будет выработан сигнал, свидетельствующий о наличии исправляемой ошибки, и через время, необходимое для ее исправления, информацию с выходов 23 можно использовать.

Если в блоке 1 возникли ошибки в двух различных модулях 2i 6, то на выходах блоков 30 и 3! будут различные номера отказавших модулей 2i 6, вследствие чего совпадения их не произойдет, а это означает при наличии сигналов ошибки на выходах 35 блока 32, что информацию использовать нельзя.

Наличие единичных сигналов только на выходах двух из блоков 24 — 26 может быть вызвано либо отказом соответствующих групп контрольных разрядов 27 гь либо совместным отказом информационного модуля

-1. 6 и модуля 27 9, хранящего контрольные разряды. В обоих случаях информацию с выходов блока 22 использовать нельзя.

Запоминающее устройство с исправлением модульных ошибок, содержащее блок модульной памяти, группы блоков свертки по модулю два, группы блоков свертки по нечетному модулю, блок коррекции ошибок, блоки сравнения, первый блок обнаружения ошибок, причем информационные входы блока модульной памяти подключены к входам блоков свертки по модулю два первой группы и блоков свертки по нечетному модулю первой группы, выходы которых соединены соответственно с контрольными входами первой и второй групп блока модульной памяти, информационные выходы которого подключены к входам блоков свертки по модулю два второй группы и блоков свертки по нечетному модулю второй группы, выходы которых соединены соответственно с одними из входов первого и второго блоков сравнения, другие входы которых подключены соответственно к контрольным выходам первой и второй групп блока модульной памяти, а выходы — соответственно к

1О

2О

45 одним из входов мультиплексора и к одним из входов первого блока обнаружения ошибок, выходы которого соединены с другими входами мультиплексора, выходы которого подключены к одним из входов блока коррекции ошибок, другие входы которого соединены с информационными выходами блока,модульной памяти, а выходы являются инфор мационными выходами устройства, информационными, адресными входами, входами «записи-считывания» и обращения которого являются информационные, адресные входы, входы «записи-считывания» и обращения блока модульной памяти, отличающееся тем, что, с целью повышения достоверности контроля, в устройство введены третий и четвертый блоки сравнения, блоки кодирования по коду Бергера, второй блок обнаружения ошибок, блок определения типа ошибок, третья и четвертая группы блоков свертки по модулю два, выходы которых подключены соответственно к контрольным входам третьей группы блока модульной памяти и к одним из входов третьего блока сравнения, а входы — соответственно к выходам первого и второго блоков кодирования по коду

Бергера, входы которых соединены соответственно с информационными входами и с информационными выходами блока модульной памяти, контрольные выходы третьей группы которого подключены к другим входам третьего блока сравнения, выходы которого соединены с одними из входов второго блока обнаружения ошибок и входами первой группы блока определения типа ошибок, входы второй группы которого подключены к выходам первого блока сравнения, другим входам первого блока обнаружения ошибок и входам третьего блока кодирования по коду Бергера, выходы которого соединены с другими входами второго блока обнаружения ошибок, выходы которого подключены к одним из входов четвертого блока сравнения, другие входы которого соединены с выходами первого блока обнаружения ошибок, причем входы третьей группы блока определения типа ошибок подключены к выходам второго блока сравнения, выход четвертого блока сравнения соединен с управляющим входом мультиплексора, выходы блока определения типа ошибок и четвертого блока сравнения являются контрольными выходами устройства, управляющим входом которого является вход стробирования четвертого блока сравнения.

1302327 >-36

7 8 9

Риг. Г

16(17)

К1 (К 27) 1302327

1,2,Ютп dn28; 5,Ф,5 omбл.25

Составитель Т. Зайцева

Редактор В. Данко Техред И. Верес Корректор Е. Рошко

Заказ 949/50 Тираж 590 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж вЂ” 35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4