Запоминающее устройство с обнаружением модульных ошибок

 

Изобретение относится к вычислительной технике и может быть использовано для построения надежных запоминающих устройств с возможностью локализации модульных однонаправленных ошибок. Целью изобретения является повышение достоверности контроля при одновременном повьипе3 5 1111 10 НИИ информационной емкости устройства. Устройство содержит модульн1)1Й блок 1 памяти , состоящий из модулей 2 памяти, имеющий вход 3 управления режимом, вход 4 управления обращением, адресные входы 5, входы первой 6, второй 7, третьей 8. четвертой 9 групп, выходы первой 10, второй 11, третьей 12, четвертой 13 групп. Г1ервый 14 и второй 15 блоки формирователей кода Бергера , первый 16 и второй 17 сумматоры, первый 18, второй 19, третий 20, четвертый 21 формирователи контрольных разрядов по нечетному модулю, сумматор-вычитатель 22, первый 23 и второй 24 блоки сравнения по нечетному модулю, формирователь 25 тина оц1ибки, блок 26 регистрации ошибок, нервый преобразователь 27 кода, контрольные выходы 28 устройства, второй 29 и третий 30 преобразователи кодов. Устройство позволяет обнаруживать отказы в двух модулях памяти при одновременном повышении разрядной сетки запоминаюп1его устройства в два раза. 14 и,-1. (О сл оо о tNO СО ю 00

СОЮЗ СОВЕТСНИХ

СО!.1ИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

„„SU„„1302328 д1 (5р 4 G 11 С 29/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (2! ) 400495! /24-24 (22) 30.12.85 (46) 07.04.87. Бlо;1. № 3 (71) Московский энергетический институт (72) Г. А. Бородин и А. К. Столяров (53) 681.327(088.8) (56) Авторское свидетельство СССР № 881877, кл. G 11 С 29/00, !980.

Авторское свидетельство СССР № 1196958, кл. G 11 С 29/00, 1984.

Авторское свидетельство СССР

¹ 907588, кл. G 11 С 29/00, 1980. (54) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С

ОБНАРУЖЕНИЕМ МОДУЛЬНЫХ ОШИБОК (57) Изобретение относится к вычислительной технике и может быть использовано для построения надежных запоминающих устройств с возможностью локализации модульных однонаправленных ошибок. Целью изобретения является повышение достоверности контроля при одновременном повышении информационной емкости Устройства.

Устройство содержит модульный блок 1 II;Iмяти, состоящий из модулей 2 памяти, имеющий вход 3 управления режимом, вхо..1 4 управления ооращением, адресныс входы 5, входы первой 6, второй 7, третьей 8, четвертой 9 групп, Bhtxo!Iû первой 10, второй 11, третьей 12, четвертой !3 групп, первый 14 и второй 15 блоки формирователей кода Бергера, первый 16 и второй 7 сумматоры, первый 18, второй 19, третий 20, четвертый 2! формирователи контрольных разрядов по нечетному мо гхл1о, сумматор-n»I«IIT;Iтель 22, первый 23 и второй 24 блоки сравнения по нечетному модулlo, формирователь 25 типа ошибки, блок 26 регистрации ошибок, первый преобразователь 27 кода, K o H T p o."i b H bl I. B h l x o. I 2 8 l с т р о и с т в а, в т о р о и

29 и третий 30 преобразователи кодов. Устройство позволяет обнаруживать отказы в двух модулях памяти при одновременном повьппении разрядной сетки запомина1опьего устройства в два раза. 14 ил.

1302328

Изобретение относится к вычислительной технике, а именно к запоминающим устройствам со средствами контроля, и может быть использовано в модульных запоминающих устройствах при однонаправленном характере ошибок.

Цель изобретения — повышение достоверности контроля при одновременном повышении информационной емкости устройства.

На фиг.l представлена функциональная схема устройства; на фиг.2 — реализация блока формирователей кода Бергера совместно с сумматором; на фиг.3 — принцип подключения информационных шин к первому (второму) блоку формирователей контрольных разрядов по нечетному модулю; на фиг.4 — принцип подключения информационных шин к третьему (четвертому) блоку формирователей контрольных разрядов по нечетному модулю; на фиг.5 — 7 — таблицы истинности работы первого, второго и третьего преобразователей кодов; на фиг.8 и 9— реализации второго и третьего преобразователей кодов на ПЗУ; на фиг.10 — реализация первого преобразователя кодов на

ПЗУ; на фиг. l l — реализация первого и второго блоков сравнения на ПЗУ; на фиг.12 — таблица истинности работы блока сравнения на ПЗУ; на фиг.!3 — реализация формирователя типа ошибки; на фиг.14 — принцип подключения входных и выходных шин к модульному блоку памяти.

Запоминающее устройство с локализацией ошибок содержит модульный блок 1 памяти состоящий из модулей 2 памяти по шесть разрядов и в количестве шести штук, имеющих вход 3 управления режимом (зп/сч), вход 4 управления обращением, адресные входы 5, входы первой 6, второй 7, третьей 8 и четвертой 9 групп, выходы первой 10, второй 11, третьей 12 и четвертой 13 групп, первый 14 и второй 15 блоки формирователей кода Бергера, первый 16 и второй

17 сумматоры, первый 18, второй 19, третий 20 и четвертый 21 формирователи контрольных разрядов по нечетному модулю, сумматор-вычитатель 22, первый 23 и второй 24 блоки сравнения, формирователь 25 типа ошибки, блок 26 регистрации ошибок, первый преобразователь 27 кода, контрольные выходы 28 устройства, второй 29 и третий 30 преобразователи кодов.

Блок формирователей кода Бергера и сумматор могут быть выполнены (фиг.2) на основе шести формирователей 31 — 36 и пяти сумматоров 37 — 41. В качестве формирователей можно использовать БИС ПЗУ типа

К556РТ4, включенные в режиме адресной выборки, причем адресные входы ПЗУ вЂ” входы формирователя, а выходы ПЗУ вЂ” выходы формирователя. Выходной код в двоичной форме указывает количество единиц в коде, поступающем на адресные входы (формирование кода Бергера). Сумматоры могут быть выполнены на основе ИС К155ИМ1, К155ИМ2, и т. п.

Принцип присвоения весов информацоинным разрядам и разбиение информационного слова на модули представлен на фиг.3 для первого и второго формирователей по нечетному модулю семь. На фиг.4 представлен принцип подключения информационных разрядов к формирователю по нечетному модулю семь в третьем и четвертом формирователях.

Сумматор-вычитатель также может быть выполнен на основе ИС 155ИМ2 и аналогичных.

Блоки сравнения и преобразователи кодов могут быть выполнены на основе БИС ПЗУ типа К556РТ5, К556РТ5 и т. п. Принципы подключения входов ясны иа фиг.8 — 10. Таблицы истинности работы при реализации их на ПЗУ представлены на фиг.5 — 7 и фиг.12.

Формирователь типа ошибки (фиг.13) может быть выполнен на основе элементов

ИЛИ 42-45 и элемента И 46. Фрагмент реализации блока индикации также представлен на этой фигуре.

На фиг.14 представлен принцип подключения входных и выходных шин к модульному ЗУ.

Устройство работает следующим образом.

Режим записи информации. В режиме записи информации и на адресные входы 5 устройства подают адрес ячейки, в которую необходимо записать число, поступающее по входам 6. На вход 3 подают сигнал управления записью, например лог. О, а на вход

4 — сигнал обращения, длительность которого должна превосходить задержки в блоках 1, !

4, 16, 18 и 20. В блоках 14, 16, 18 и 20 образуются три группы контрольных разрядов, которые записываются в соответствуюгцие контрольные разряды каждой ячейки памяти.

Реим считывания. В режиме считывания на адресные входы устройства подают адрес ячейки. На вход 3 подают сигнал считывания, например лог.l, а на вход 4 сигнал обращения, например лог.l, длительность которого должна быть больше задержек в блоке 1 памяти и блоках декодирования. Считанная информация появляется на выходах 10 (информационные разряды) и выходах 11 — 13 (контрольные разряды).

Как и при записи в блоках 15, 17, 19 и 21 образуются три группы контрольных разрядов из считанных информационных разрядов, которые в блоках 22 — 24 сравниваются с контрольными разрядами, хранившимися в ЗУ. При этом в сумматоре-вычитателе 22 вычисляется путем вычитания из кода, поступающего от блока 17, кода, поступающего от блока I, величина, указывающая на количество ошибок, происшедших в модулях памяти. Блоки сравнения являются блоками сравнения по модулю семь. В них определяется величина изменившегося модуля в случае возникновения ошибок в блоке 1 памяти. На выходах блоков 22 — 24 устанавливаются двоичные коды, характеризующие

1302328 состояние устройства при считывании информации.

Если на выходах блоков 22 — 24 нули, то в рамках предложенного устройства такая ситуация воспринимается как отсутствие ошибок, и информация может быть использована.

Если на выходе одного из блоков 22—

24 имеются единичные сигналы, то такая ситуация воспринимается как отказ соответствующей группы контрольных разря- 10 дов, и информация может быть использована.

Если на выходах всех блоков 22 — 24 имеются единичные сигналы, то такая ситуация воспринимается как ошибки в одном или двух модулях. В блоках 29 и 30 производится выработка номера отказавшего модуля памяти в соответствии с таблицами истинности на фиг. 6 и 7. Затем в блоке 27 производится выработка номера отказавшего модуля памяти. Следует обратить внимание на то, что если отказал один модуль памяти, то блоки 29 и 30 выработают одинаковый номер отказавшего модуля, который и будет затем указан на выходе блока 27, в блоке 26.

Если откажут два модуля, то на выходе блоков 29 и 30 будут номера различных zS модулей, вследствие чего выработка номера отказавшего модуля не произойдет. В таблице на фиг.5 в этом случае будет выбрана одна из «пустых» клеток. Для того, чтобы идентифицировать такой отказ, можно в

«пустые» клетки записать, например, код ЗО семерки, а в блоке регистрации ошибки дешифрировать его как отказ нескольких модулей. Формирователь типа ошибки во всех случаях указывает наличие отказа.

Формула изобретения

Запоминающее устройство с обнаружением модульных ошибок, содержащее модульный блок памяти, входы первой группы 4О которого соединены с входами первого блока формирователей кода Бергера, входами первого блока формирователей контрольных разрядов по нечетному модулю и являются информационным входом устройства, выходы первой группы блоков модульной памяти сое- 45 динены с входами второго блока формирователей кода Бергера, входами второго блока формирователей контрольных разрядов по нечетному модулю и являются информационным выходом устройства, выходы первого и второго блоков формирователей кода Бергера соединены с входами соответственно первого и второго сумматоров, входы второй и третьей групп блока модульной памяти соединены с выходами соответственно первого сумматора и первого блока формирователей контрольных разрядов по нечетному модулю, сумматор-вычитатель, входы первой и второй групп которого соединены соответственно с выходами второго сумматора и выходами второй группы блока модульной памяти, первый блок сравнения, входы первой и второй групп которого соединены соответственно с выходами второго блока формирователей контрольных разрядов по нечетному модулю и выходами третьей группы блока памяти, первый преобразователь кодов, выходы которого соединены с входами первой группы блока регистрации ошибок, первый, второй входы и входы пятой группы блока модульной памяти являются соответственно входами записи-считывания, обращения и адресным входом устройства, отличающееся тем, что, с целью повышения достоверности контроля и повышения информационной емкости устройства, оно дополнительно содержит третий и четвертый блоки формирователей контрольных разрядов по нечетному модулю, второй и третий преобразователи кодов, второй блок сравнения, формирователь типа ошибки, выходы которого соединены с входами второй группы блока регистрации ошибки и являются контрольными выходами устройства, входы третьего и четвертого блоков формирователей контрольных разрядов по нечетному модулю соединены соответственно с входами и выходами первой группы блока модульной памяти, выходы третьего блока формирователей контрольных разрядов по нечетному модулю соединены с входами четвертой группы блока модульной памяти, входы первой и второй групп второго блока сравнения соединены с выходами соответственно четвертого блока формирователей контрольных разрядов по нечетному модулю и выходами четвертой группы блока модульной памяти, входы первой и второй группы второго преобразователя кодов соединены с выходами соответственно сумматора-вычитателя и первого блока сравнения, входы первой и второй групп третьего преобразователя кодов соединены с выходами соответственно сумматоравычитателя и второго блока сравнения, входы первой, второй и третьей групп формирователя типа ошибки соединены с выходами соответственно сумматора-вычитателя, первого, второго и третьего блоков сравнения, входы первой и второй групп первого преобразователя кодов соединены с выходами соответственно второго и третьего преобразователей кода, вход первого преобразователя кодов соединен с выходом третьего преобразователя кодов.

1302328

Фиг. 2

1302328

К дл. 27

1302328

Фиг. 17

om

dn. 77 от и 75 г инс от

dn 74

Л: 58 И 18 13

Puz. 14.

Составитель О. Кулаков

Редактор В. Данко Техред И. Верес Корректор Е. Рошко

Заказ 949/50 Тираж 590 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж вЂ” 35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4