Устройство фазовой синхронизации

 

Изобретение относится к импульсной технике. Цель изобретения - расширение функциональных возможностей путем расширения диапазона рабочих частот и длительности фазирующих сигналов и сигналов задающего г-ра. Устройство содержит задающий г-р 1, линию задержки 2, блок памяти 3, коммутатор 5. Вновь введены дешифратор 4 и одновибратор 6. Коммутатор 5 состоит из мультиплексора, элемента ИС - КЛЮЧАЩЕЕ ИЛИ, элемента И. 1 з.п. mtf 3 ил. 00 о а 4 СП

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (11) (S1) 4 Н 04 ? 7/02

ОПИСАНИЕ ИЗОБРЕТЕНИЯ ф ЯЩщоg7 P д1

1 3 4 и

ФФ

° °

° °

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

40 ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

Н AST0PCHOMV СВИД .ТЕЛЬСТВУ.(21) 3815445/24-09 (22) 29.09.84 (46) 29.02.88. Бюл. № 8 (72) Г.Б.Гофман, IO.Н.Залевский и В.В.Славянинов (53) 621,394.662(088.8) (56) Авторское свидетельство СССР № 788411, кл. Н 04 L 7/04, 1979.

Авторское свидетельство СССР

¹ 621113, кл. Н 04 Ь 7/02, 1977. (54) УСТРОЙСТВО ФАЗОВОЙ СИНХРОНИЗАЦИИ (57) Изобретение относится к импульсной технике. Цель изобретения — расширение функциональных возможностей путем расширения диапазона рабочих частот н длительности фазирующих сигналов и сигналов задающего r-pa.

Устройство содержит задающий г-р 1, линию задержки 2, блок памяти 3, коммутатор 5. Вновь введены дешифратор

4 и одновибратор 6. Коммутатор 5 сос- тоит из мультиплексора, элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, элемента И. 1 з.п. ф ма, 3 ил.!

306450

Изобретение относится к импульсной технике, а именно к устройствам формирования опорных последовательностей импульсов с автоматической коррекцией фазы относительно входного сигнала синхронизации, и может быть использовано для формирования управляющих импульсов последовательностей н устройствах корреляционной обработки ра- 113 диолокационной информации, трактах прецизионного измерения дальности и в синхрогенераторах аппаратуры передачи цифровой информации.

Цель изобретения — расширение функ-15 циональных воэможностей путем расширения диапазона рабочих частот и длительностей фазирующих сигналов и сигналов задающего генератора.

На фиг. 1 представлена структурная электрическая схема устройства фаэовой синхронизации; на фиг. ? вариант выполнения коммутатора; на фиг. 3 — временные диаграммы, пояс-няющие работу устройства. 25

Устройство фазовой синхронизации содержит задающий генератор l, линию задержки 2, блок памяти 3, дешифратор 4, коммутатор 5 и однонибратор

6, причем в состав коммутатора входят 30 мультиплексор 7, элемент ИСКЗКЧАЭ31ЕЕ

ИЛИ 8 и элемент И 9.

Устройство фаэоной синхронизации работает следующим образом, Задающий генератор 1 генерирует цифровую последовательность импульсов, а линия задержки 2 - серию опорных последовательностей импульсов.

Сдвиг фаз между опорными последовательностями импульсов определяется временем задержки между соседними от- 4О водами .линии задержки 2/д /. При числе отводов линии задержки 2, равном и формируется (n+1) реализаций опорной последовательности импульсов (фиг.3а, в, r, д, е, ж) при n=5. Фаэирующий 45 сигнал (фиг. Зб), поступающий в момент t, на вход синхронизации блока памяти 3, фиксирует своим передним фронтом (перепадом из "0" в "1") на (n+1) выходах блока памяти 3 состояние логических уровней, присутствующих в этот момент времени на соответствующих отводах линии задержки 2 см о фиГ ° 3 зу и9 кр лу м9 н) (n+1)-Разрядный позиционный код на выходе блока памяти 3 соответствует сдвигу фазы фазирующего сигнала относительно опорной последовательности задающего генератора l. Дешифратором

4 (n+1)-разрядный позиционный код дешифрируется в ш-разрядный двоичный код, где m=(lop

Коммутатор 5 н соответствии с управляющими кодами, поступающими с дешифратора 4, пропускает на выход устройства одну иэ (и+1) опорных последовательностей импульсон, причем на выход устройства передается та опорная последовательность, у которой перепад уровня из "1" н "0" имеет упреждение относительно положительного фронта фазирующего импульса не более, чем на д (фиг. 3 ж).

В связи с конечным временем дешифрации кода в дешифраторе 4 на выходе коммутатора 5 правильная опорная последонательность импульсов устанавливается по истечении времени „„ (фиг. З,o), Для исключения появления ложных импульсов на выходе предусмотрен одновибратор 6, который формирует бланкирующий импульс (фиг. З,п) по переднему фронту фазирующего сигнала.

Бланкирующий сигнал поступает на стробирующий вход коммутатора 5 и запрещает прохождение информации на выход устройства на время переключения дешифратора 4 и устанавливает на выходе устройства уровень "0", совпадающий с уровнем начальной фазы выбранной опорной последовательности, Длительность бланкирующего импульса Г,„, должна быть не менее времени дешифГ

Рации < д °

Задний фронт бланкирующего импульса н целях исключения появления ложных импульсов на ныходе устройства должен находиться в интервале нулевой фазы выбранной опорной последовательности.

В устройстве предусматривается ноэможность инвертирования соответствующих опорных последовательностей, что обеспечивается коммутатором 5, вариант реализации которого показан на фиг. 2. Прн этом производится привязка не только к (n+1) основным опорным последовательностям импульсов, но и к (и+1) инвертированным опорным последовательностям импульсов, что позволяет получить удвоенное число опорных сигналов без увеличения числа отводов и удлинения линии задержки 2. В коммутаторе 5 выход мультиплексора 7 подключен к первому входу элемента ИСКЗПОЧАЮЩЕЕ

ИЛИ 8, который выполняет логическую

3 1306450 4 операцию сложения по модулю 2. В зависимости от логического уровня на втором входе элемента ИСКЛОЧА1ОЩЕЕ ИЛИ

8 на выходе этого элемента появляет5 ся выбранная мультиплексором 7 опорная последовательность импульсов в прямом или инверсном виде. При уров.не "0" на втором входе элемента ИСКЛ1ОЧАЮЩЕЕ ИЛИ 8 обеспечивается прохождение выбранной опорной последовательности импульсов в нормальном виде, а уровень "1" приводит к инверсии выбранной опорной последовательности. 15

В связи с конечным временем дешифрации в дешифраторе 4 на интервале вкл на выходе мультиплексора 7 и элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 8 наблюдается состояние неопределенности. Одновибратор 6 запрещает прохождение через элемент И 9 опорной последовательности импульсов до завершения окончания переходных процессов.

Формула изобретения

1, Устройство фаэовой синхронизации, содержащее последовательно соединенные задающий генератор и линию за30 держки, вход и и отводов которой подключены к соответствующим информационным входам коммутатора, а также блок памяти, вход синхронизации которого является входом фазирующего сигнала устройства, отличающееся тем, что, с целью расширения функциональных возможностей путем расшире ния диапазона рабочих частот и длительностей фаэирующих сигналов и сигналов задающего генератора, введены дешифратор и одновибратор, при .этом вход и и отводов линии задержки через последовательно соединенные блок памяти и дешифратор подключены к ш управляющим входам коммутатора, к стробирующему входу которого подключен выход одновибратора, вход которого объединен с входом синхронизации блока памяти, причем выход коммутатора являетСя выходом устройства.

2. Устройство по и. 1, о т л и— ч а ю щ е е с я тем, что коммутатор выполнен в виде последовательно соединенных мультиплексора, элемента ИСКЛ1ОЧАЮЩЕЕ ИЛИ и элемента И, причем и+1 входов мультиплексора являются информационными входами, (m-1) входов мультиплексора и второй вход элемента ИСКЛ1ОЧАЮЩЕЕ ИЛИ вЂ” управляющими входами, второй вход и выход элемента И вЂ” стробирующим входом и выходом коммутатора.

1306450

Корректор С.Черни

Заказ 775 производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4

Ot 83 955123 05о ! 1 f- 1 -I

Составитель В.Евдокимова

Редактор А.Бер Техред N.Ä ùûê

Тираж 660 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5