Устройство для контроля блоков оперативной памяти

 

Изобретение относится к вычислительной технике и может быть ис.- .пользовано для автономной проверки и наладки блоков оперативной памяти. Цель изобретения - повьшение быстродействия устройства. Устройство для контроля блоков оперативной памяти содержит генератор 1 тактовых импульсов , распределитель 2 импульсов,, счетчик 3 адреса, блок 9 депшфраторов, триггеры 5 и 12, счетчик 7 импульсов, дешифратор 8, регистр 13 сдвига, элементы И 6, 11 и 14, элемент ИЛИ 10, Работа устройства основана на записи в блок 4 оперативной памяти тестовой информации, обеспечивающей при считывании определенное количество единиц на выходе исправного блока оперативной памяти. Тест организован таким образом, что при возникновении любой неисправности в блоке 4 количество единиц иа его выходе возрастает или убывает. Осуществляется счет количества единиц на выходе блока, формируется потенциальный сигнал неисправности. 1 ил. с S (Л I ВыхоЗ СО 4 САЭ 00 00

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

А1 (19) (11), (5D 4 G 11 С 29 00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ оВ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

Н ABTOPCHOMY СВИДЕТЕЛЬСТВУ (21) 3987285/24-24 (22) 09.12.85 (46) 30.05.87. Бюл; М 20 (72) Н.Г.Иванов (53) 681 .327 (088.8) (56) Авторское свидетельство СССР

)1 - 1061174, кл. G Il С 29/00, 1982.

Авторское свидетельство СССР

Ф 1014041, кл. G 11 С 29/00, 1981. .(54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ БЛОКОВ

ОПЕРАТИВНОЙ ПАМЯТИ (57) Изобретение относится к вычислительной технике и может быть ис.пользовано для автономной проверки и наладки блоков оперативной памяти.

Цель изобретения — повьппение быстродействия устройства. Устройство для контроля блоков оперативной памяти содержит генератор 1 тактовых импульсов, распределитель 2 импульсов,, счетчик 3 адреса, блок 9 дешифраторов, триггеры 5 и 12, счетчик

7 импульсов, дешифратор 8, регистр 13 сдвига, элементы И 6, 11 и 14, элемент ИЛИ 10. Работа устройства основана на записи в блок 4 оперативной памяти тестовой информации, обеспеЧивающей при считывании определенное количество единиц на выходе исправного блока оперативной памяти. Тест организован таким образом, что при возникновении любой неисправности в блоке 4 количество единиц на его выходе возрастает или убывает. Осуществляется счет количества единиц на выходе блока, формируется потенциальный сигнал неисправности. 1 ил.

1 l3

Изобретение относится к вычисли-. тельной технике и может быть использовано для автономной проверки и наладки блоков оперативной памяти.

Цель изобретения — повышение быстродействия устройства..

На чертеже изображена функциональная схема устройства для контроля блоков оперативной памяти.

Устройство содержит генератор 1 тактовых импульсов, распределитель

2 импульсов, счетчик 3 адреса и подключается к контролируемому блоку 4 оперативной памяти. Устройство также оодержит первый триггер 5, первый элемент И.6, счетчик 7 импульсов, дешифратор 8, блок 9 дешифраторов, элемент ИЛИ 10, второй элемент И ll второй триггер 12, регистр 13 сдвига и третий элемент И 14.

Генератор 1 — автоколебательный генератор последовательности импульсов. Частота генерации выбирается с учетом максимально допустимой частоты смены адреса в блоке 4.

Распределитель 2 импульсов может быть выполнен, например, по схеме цифрового делителя частоты импульсов на три. При этом на вход счетчика 3 адреса подключают последовательность выделенных первых импульсов. На другом выходе распределителя 2 формируется последовательность выделенных вторых импульсов.

Дешифратор 8 выделяет одно из состояний счетчика 7 и может быть вы14388

5

1О

2 на вход счетчика 3 адреса; Сформированная на втором выходе распределителя: 2 последовательность вторых импульсов поступает на входы элементов И 6 и 11 и осуществляет стробирование сигналов, поступающих на другие входы этих элементов.

Счетчик 3 адреса имеет количество разрядов и равное количеству адресных входов блока 4. Просчитывая импульсы, поступающие с выхода распределителя 2, счетчик 3 адреса формирует на своих выходах двоичные числа от 0 до 2 — 1. При этом осуществляИ ется последовательное обращение ко всем ячейкам памяти блока 4.

Блок 9 дешифраторов содержит и дешифраторов и дешифрирует двоичные числа, содержащие в своих разрядах только одну единицу. Например, при четырехразрядном счетчике 3 адреса эти двоичные числа равны 0001, 0010, 0100; 1000. Сигналы с выходов дешифраторов блока 9 объединяются на элементе ИЛИ 10 и поступают в качестве тестовых сигналов на информационный вход блока 4 оперативной памяти для записи в ячейки памяти. Таким образом,„ для данного примера в ячейки памяти с адресами 0001, 0010, 0100, 1000 в цикле записи записана единица, в остальных ячейках памятн — нуль.

Режимы записи и считывания в устройстве переключаются триггером 5, на вход которого поцаются импульсы полнен, например, на многовходовом .элементе И. Блок 9 дешифраторов представляет собой совокупность деши- go фраторов, аналогичных,цешифратору 8, Устройство работает следующим образом.

В исходном состоянии, при отсутствии команды Пуск, двухразрядныи регистр 13-удерживается по установочному входу в обнуленном состоянии.

Элемент И 14 закрыт и на выходе устройства отсутствует сигнал неисправности. Ячейки памяти контролируемого блока 4 оперативной памяти находятся в произвольном состоянии.

Генератор 1 формирует непрерывную последовательность тактовых импульсов. Распределитель 2 импульсов осуществляет деление частоты тактовых импульсов на три. Сформированная на выходе распределителя 2 последовательность первых импульсов поступает с выхода старшего разряда счетчика

3 адреса. ITðè этом триггер 5 изменяет свое состояние каждый раз в момент переполнения счетчика 3 адреса, т.е. один раз за полный цикл послецовательного обращения ко всем ячейкам памяти блока 4. Полный цикл работы счетчика 3 адреса, при котором на прямом выходе триггера 5 имеет место разрешающий потенциал, является циклом записи. В цикле записи элемент И 6 открыт. Импульсы записи, поступающие с второго выхода распределителя 2, проходят на вход записи блока 4. Осуществляется запись единиц, поступающих с выхода элемента ИЛИ 10 в ячейки памяти с указанными адресами. В конце цикла записи триггер.5 изменяет свое состояние. При этом закрывается элемент И 6 и открывается элемент И 11.

Счетчик 7 в режиме записи обнуляет 131/388 ся по установочному входу импульсами с выхода элемента И 6.

В цикле считывания на выходе исправного блока 4 оперативной памяти появляются записанные в цикле записи п единиц„ Счетчик 7 осуществляет счет этих единиц. Для обеспечения его нормальной работы сигналы с выхода блока 4 стробируются на элементе И 11 импульсами записи. Количест- 10 во разрядов счетчика 7 выбирается равным ближайшему целому числу, большему числа 1 + 1оя2

В конце цикла считывания вновь срабатывает триггер 5. К этому моменту счетчик 7 в процессе своего счета устанавливается в состояние п.:

Это состояние дешифрируется дешифратором 8. В момент срабатывания триггера 5 на тактовом входе триггера 12 20 возникает перепад напряжения, по которому он устанавливается в состояние, соответствующее сигналу на его информационном входе. Если дешифра25 тор 8 в этот момент открыт, триггер

12 устанавливается в состояние "1", при котором на его инверсном выходе сигнал неисправности отсутствует.

При любом другом состоянии счетчика

3Q

7 на. инверсном выходе триггера 12 появляется сигнал неисправности, который хранится в триггере 12 до поступления на его тактовый вход следующего положительного перепада напряжения, т.е. до начала следующего цикла записи.

Таким образом, для контроля блока

4 оперативной памяти достаточно осуществить один цикл записи тестовых сигналов и один цикл считывания Для исключения появления на выходе устройства ложного сигнала неисправности, который может возникнуть в момент включения устройства или при 45 смене проверяемого блока 4 оперативной памяти, в устройстве осуществляется дополнительное стробирование сигнала неисправности.

После включения устройства или смены блока 4 на устройство подается команда "Пуск посредством установочного входа регистра 13. При этом регистр 13 перестает удерживаться в обнуленном состоянии. При поступлении на тактовый вход регистра

13 перепадов напряжения, формируемых триггером 5, регистр 13 начинает заполняться единицами. Второй по счету перепад напряжения вызывает срабатывание второго разряда регистра

13, При этом элемент И 14 открывается, разрешается поступление сигнала неисправности на выход устройства.

Поскольку между двумя перепадами напряжения, возникающими на выходе триггера 5, заключены один цикл считывания и один цикл записи, к моменту открывания элемента И 14 контроль блока 4 закончен. Тем самым предотвращается появление на выходе устройства ложного сигнала неисправности.

Устройство при возможных неисправнос ях контролируемого блока 4 оперативной памяти функционирует следующим образом.

В случае, если в блоке 4 оперативной памяти происходит обрыв одной или нескольких адресных цепей, количество единиц на выходе блока 4, появляющихся в цикле считывания, увеличивается. Например; при и = 4 производится запись единиц в блок 4 при состояниях счетчика 3 адреса 0001, 0010, 0100, 1000. Пусть произошел обрыв в цепи подключения младшего (на чертеже справа) разряда адреса.

При этом в,цанной цепи устанавливается произвольный потенциал, например

0". Тогда запись происходйт в ячейки памяти с адресами 0000, 00!О, 0100, 1000.

В цикле считывания младший разряд адрес- также сохраняет состояние 0

11 11

Поэтому единицы на выходе блока 4 появляются при состояниях счетчика 3 адреса 0000, 0001, 0010, 0011, 0100, 0101, 1000, 1001. Таким образом, на выходе элемента И 11 появляется вдвое больше импульсов, чем это происходит при исправном блоке 4. В конце цикла считывания на выходе дешифратора 8 оказывается "0 . Триггер 12 устанавливается в состояние,.свидетельствующее о неисправности блока 4. На выходе устройства появляется сигнал неисправности.

При выбранном в устройстве тестовом сигнале количество единиц, возникающих на выходе блока 4 в цикле считывания, будет увеличиваться гЬ сравнению с нормальным при любой неисправности в цепях подключения адресных сигналов, т.е. и при обрывах, и при замыканиях. При работе устройства контролируются также цепи

1314388

Составитель В.Рудаков

Техред В.Кадар

Редактор И.Kacappа

Корректор С.Лыжова

Заказ 2215/52 Тираж 590 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производстввино-полиграфическое предприятие, г.Ужгород, ул.Проектная, 4 прохождения входных информационных сигналов, сигналов записи, выходные цепи блока 4. В случае отклонения блока 4 от нормальной работы на выходе устройства возникает сигнал неисправности, Для искЛючения возможного переполнения счетчика 7 в процессе счета сигнал с инвероного выхода старшего разряда счетчика 7 подключен к входу элемента И 11, При срабатывании старшего разряда .счетчика 7 элемент И 11 закрывается, счет импульсов прекращается.

1 ,15

Формула изобретения

Устройство для контроля блоков оперативной памяти, содержащее генератор тактовых импульсов, распределитель импульсов, счетчик адреса, элемент ИЛИ, первый триггер, элементы И, счетчик импульсов и дешифратор, причем выход генератора тактовых импульсов подключен к входу pRcIIpepeJiH теля импульсов, первый выход которого соединен со счетным входом счетчика адреса, второй выход распределителя импульсов подключен к первому входу первого элемента И, выход кото30 рого является выходом записи устройства, выходы разрядов счетчика адреса являются адресными выходами устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия устройства, в него введены

1 блок дешифраторов, второй триггер и регистр сдвига, причем входы блока дешифраторов подключены.к выходам счетчика адреса,вьгход элемента ИЛИ является информационным выходом устройства, первый вход второго элемента И является информационным входом устроиства, второй вход второго элемента И соединен с вторым выходом распределителя импульсов, третий и четвертый входы второго элемента И подключены соответственно к инверсно му выходу первого триггера и выходу старшего разряда счетчика импульсов, выход второго элемента И подключен к счетному входу счетчика импульсов, установочный вход которого соединен с выходом первого элемента И, прямой выход первого триггера подключен к второму входу первого элемента И и тактовым входам регистра сдвига и второго триггера, выход регистра сдвига подключен к первому входу третьего элемента И, второй вход которого соединен с инверсным выходом второго триггера, выходы разрядов счетчика импульсов соединены с входами дешифратора, выход которого подключен к информационному входу второго триггера, управляющий вход регистра сдвига является входом запуска устройства, выход третьего элемента И является контрольным выходом устройства, выходы блока дешифраторов подключены к входам элемента ИЛИ.