Устройство для функционального контроля цифровых интегральных схем

 

Изобретение позволяет повысить точность контроля интегральных схем. Устройство содержит блок 1 аналоговых компараторов,выполненный на усилителях 2 и 3, элементы памяти, выполненные на триггерах 4 и 5, элемент 9 задержки, триггеры 6-8, источники 19 и 20 опорных напряжений и .компаратор 10, выполненный на элементах И 11 и 12 и элементе ИЛИ 13..Введением элемента 21 задержки и коммутатора 22 обеспечивается запись эталонной и управляемой информапии в соответствуюсдие триггеры 4 и 5 в моменты времени, когда данная информация достоверна. Тем самым исключается зона недостоверности контроля, что позволяет проводить испытания с повышенной частотой контроля, вплоть до 100 МГц, при длительности строб-импульса 3, 4 НС. 2 ил. сл

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (51)4 С 01 К 31/28

ВСЕг IN? .ц Я

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ,13 . ylliJI3(t" t.1/,„

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4049964/24-21 (22) 07.04,86 (46) 15.09.87. Бюл. Н 34 (71) Пензенский филиал Всесоюзного научно-исследовательского технологического института приборостроения (72) Г.И.Лобанов, В.В. Данилов и В.С. Пункевич (53) 621.317(088.8) (56) Авторское свидетельство СССР

М 1149194, кл. G 01 R 31/28, 1985.

Авторское свидетельство СССР

М 1109687, кл. G 0 1 R 31/28, 1983. (54) УСТРОЙСТВО ЛЛЯ ФУНКЦИОНАЛЬНОГО

КОНТРОПЯ ЦИФРОВЫХ ИНТЕГРАЛЬНЫХ СХЕМ (») Изобретение позволяет повысить точность контроля интегральных схем.

Устройство содержит блок 1 аналоговых компараторов,выполненный на усилителях 2 и 3, элементы памяти, выполненные на триггерах 4 и 5, элемент 9 задержки, триггеры 6 — 8, источники 19 и 20 опорных напряжений и ,компаратор 10, выполненный на элементах И 11 и 1 2 и элементе ИЛИ 13..Введением элемента 21 задержки и коммутатора 22 обеспечивается запись эталонной и управляемой информации в соответствующие триггеры 4 и 5 в моменты времени, когда данная информация достоверна. Тем самым исключается зона недостоверности контроля, что позволяет проводить испытания с повышенной частотой контроля, вплоть до

100 МГц, при длительности строб-импульса 3, 4 нс. 2 ил, опорных напряжений, задающих программируемые значения логических уровней

" 1" и "0" соответственно, выходы усилителей 2 и 3 с! е;;!:пены < первыми входами триггеров и 5 памяти, вторые входы которых с, единены с первым управляющим входом 5 устройства, входом второго эле.ента 21 задержки и первым входом второго коммутатора

22, второй вход которого соединен с выходом второго элемента 21 задержки, третий вход — с четвертым управляющим входом 23 устройства, а выход с входом первого элемента 9 задержки и С-входами триггеров 7 и 8. Выходы триггеров 4 и 5 соединены с первыми входами логических элементов И 11, 12, образующих первый и второй входы первого коммутатора 1О, выходы триггера 7 соединены с вторыми входами элементов И 11, 12, образующих третий и четвертый входы первого коммутатора 10, выходы элементов И 11, 50

1 1 3 3783

Изобретение относится к контрольно-измерительной технике и может быть использовано в устройствах контроля динамического функционирования больших интегральных схем.

Целью изобретения является повышение точности контроля путем исключения зон неопределенного состояния узлов устройства.

l0

На фиг. 1 изображена схема устройства для функционального контроля цифровых интегральных схем по одному выводу; на фиг. 2 — временные диаграммы, поясняющие работу устройства.

Устройство содержит блок 1 аналоговых компараторов, состоящий из первого и второго компараторов, выполненных на усилителях 2 и 3, первый и второй элементы памяти, выполненные на триггерах 4 и 5 соответственно, триггеры 6-8, первый элемент 9 задержки, первый коммутатор 10, выполненный на элементах И 11, 12 ИЛИ 13, информационный вход 14, первый, второй и третий управляющие входы 15- 17 устройства, выход 18 устройства, источники 91 (U ) и 20 (U g!!g) опорных напряжений, второй элемент 21 задержки, второй коммутатор 22, четвер- 1р тый управляющий вход 23 устройства.

Объединенные входы усилителей 2 и

3 блока 1 аналоговьгх компараторов являются информационным входом 14 устройства, вторые входы усилителей 2 и

3 соединены с источниками 19 и 20

8 2

12 через злемент И. 1И 13 соединены с выходом первого коммутатора 10, соединенного с D — входом первого триггера 6, С-вход которого соединен с выходом первого элемента 9 задержки, К-вход — с выходом триггера 8, выход триггера 6 является выходом 18 y стройства, первые входы триггеров 7 и 8 соединены с управляющими входами 16 и 17.

Вход 15 служит для подключения источника строб-импульсов вход 16 для подключения источника эталонной информации, вход 17 — для подключения источника управляющих сигналов записи — считывания информации, вход 23 для подключения источника управляющих сигналов, в качестве которого может быть использован блок памяти, подключенный к информационной шине 3ВМ, а выход 18 — для подключения средств обработки информации — результата контроля.

Устройство для функционального контроля цифровых интегральных схем работает следующим образом.

На информационный вход 14 устройства поступает выходной сигнал с испытуемой микросхемы с заданной частотой контроля (фиг. 2а) . В блоке 1 . аналоговых компараторов происходит сравнение выходных сигналов микросхе-!! l! I! !! мы с логическими уровнями 1 и 0 задаваемыми источниками 19 и 20 опорных напряжений. На управляющий вход

16 и, следовательно, на первый вход триггера 7 поступает сигнал эталонной информации (фиг, 2г), на управляющий вход 17 постоянно поступает сигнал разрешения контроля, управляющий работой выходного триггера 6. На управляющий вход 23 подается сигнал управления работой второго коммутатора 22, Этот сигнал управляет работой второго блока коммутатора 22 таким образом, что на его выход проходит стробимпульс либо непосредственно с входной клеммы 15 (фиг. 2д, пунктиром), если его местоположение на временной диаграмме работы устройства не приходится на зону неопределенности эталонной информации, либо через второй блок 2 1 задержки, величина которой выбирается несколько больше максимальНо возможной величины зоны неопределенности эталонной информации.

С приходом строб-импульса на упранляющий вход 15 (фиг. 26) и, следо1337838

Таким образом, в устройстве обеспечивается запись эталонной информации и управляюшей информации в соответствующие триггеры памяти в момен50 вательно, на вторые входы три геров

4 и 5 в последние записывается информация, установленная в данный момент на выходах усилителей 2 и 3 соответственно (фиг. 2в).

Эталонная информация (фиг. 2г) записывается в триггер 7 (на С-вход триггера 7 поступает в данном случае строб-импульс, задержанный элементом

2 1 задержки, так как в случае подачи на С-вход триггера 7 незадержанного строб-импульса триггер 7 будет находиться в неопределенном состоянии вследствие того, что время смены эталонной информации совпадает с моментом действия строб †импуль), с выхода которого она поступает в пер— вый коммутатор 10 (фиг. 2е, информация на прямом выходе), разрешая прохождение сигналов с выходов триггеров 4 и 5 на вход выходного триггера

6, Строб-импульс с выхода второго коммутатора 22 через первый элемент 9 задержки (значение которой выбирает- ?5 ся несколько большим величины времени переключения триггера 7 и элементов первого коммутатора 10) поступает на второй вход триггера 6 (фиг. 2э), разрешая запись информации с выхода gp первого коммутатора 10 (фиг. 2ж). Fcли контролируемая информация на выводе испытуемой схемы соответствует по своим логическим уровням заданным значениям "0" и "1" а также соответ1

35 ствует своему ожидаемому местоположению, фиксируемому строб-импульсом, и длительность импульса соответствует длительности эталонного сигнала, то на выходе триггера 6 сигнал отсутст- 4О вует. Это означает, что контролируемая цифровая микросхема функционирует верно (фиг. 2и). В противном случае на выходе триггера 6 формируется сигнал несоответствия выходной информации контролируемой микросхемы заданным требованиям, т,е ° сигнал

"Брак . ты времени, когда данная информация достоверна. Тем самым исключается зона недостоверности контроля, что позволяет проводить испытания с повышенной частотой контроля, вплоть до

100 ИГц (при длительности строб-импульса 3,4 нс).

Формула изобретения

Устройство для функционального контроля цифровых интегральных схем, содержащее блок аналоговых компараторон", включающий первый и второй компараторы, объединенные входы которых являются информационным входом устройства, а выходы соединены с соответствующими первыми входами первого и второго элементов памяти, выходы которых подключены соответственно к первому и второму входам первого коммутатора, выход которого соединен с D-входом первого триггера, выход которого является выходом устройства, объединенные вторые входы элементов памяти являются первым управляющим входом устройства, первый элемент задержки, выход которого подключен к С-входу первого триггера, второй триггер, D-вход которого является вторым управляющим входом. устройства, а инвертируюший и прямой выходы подключены соответственно к третьему и четвертому входам первого коммутатора, третий триггер, D — вход которого является третьим управляющим входом устройства, а выход соединен с R-входом первого триггера, отличающее с я тем, что, с целью повышения точности контроля, в него введены второй элемент задержки и второй коммутатор, первый вход которого соединен с первым управляющим входом устройства и с входом второго элемента задержки, выход которого подключен к второму входу второго коммутатора, выход которого соединен с входом первого элемента задержки и

С-входом второго и третьего триггеров, третий вход второго коммутатора является четвертым управляющим вхопом устройства.

1337838

Составитель В. Юхлин

Техред М. Ходанич

Корректор A. Тяско

Редактор И. Рыбченко

Заказ 4127/44

Тираж 730 Подписное

BHHHIIH Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г, Ужгород, ул. Проектная, 4