Устройство для функционального контроля цифровых узлов

 

Изобретение относится к контрольно-измерительной технике и может быть использовано при функциональном контроле больших интегральных схем. Устройство содержит ЭВМ 1, накопитель 2, блок (Б) 3 управления, Б 4 упрдвления памятью, Б 5 памяти наборов, контактный Б 16, компаратор 17, Б 6 памяти циклограмм, Б 7 памяти команд. Б 8 памяти откликов, Б 9 синхрониза-; , буфер 10 маски, дешифратор 11 команд, буфер 12 эталона, коммутатор 13, Н 14 формирователей, сигнатурный анализатор 15. Устройство повышает достоверность контроля цифровых узлов за счет снятия ограничений на длину последовательности тест-наборов и объема их различающихся значений , позволяет увеличить количество циклов обмена с контролируe ым цифровым узлом без обращения к ЭВМ, Б 4 управления памятью обеспечивает запись кодов контроля в Б 7 памяти команд, Б 8 памяти откликов, Б 5 памяти наборов, Б 6 памяти циклограмм и выбор из них кодов при контроле, что дает возможность сократить объем вычислений и обменов с ЭВМ, а также не требует большого объема памяти. 1 з.п. ф-лы, 2 йл. S (Л

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

„,,SU 1465

А1 (>п1 : 01 К 31 28

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

IlO ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

К ABTOPCHOMV СВИДЕТЕЛЬСТВУ (21) 4235822/24-21 (22) .12.01.87 (46) 15.03.89. Бюл. Р 10 (72) В.А. Химич (53) 621.317.79 (088.8) (56) Авторское свидетельство СССР

II 1145311, кл. С 01 R 31/28, 1983.

Авторское свидетельство СССР

В 918904, кл. G 01 R 31/28, 1980. (54) УСТРОЙСТВО ДЛЯ б>УНКИИОНАЛЬНО113

КОНТРОЛЯ ЦИ ьРОВ11Х УЗЛОВ (57) Изобретение относится к контрольно-измерительной технике и может быть использовано при функциональном контроле больших интегральных схем.

Устройство содержит ЭВМ 1, накопитель

2, блок (Б) 3 управления, Б 4 управления памятью, Б 5 памяти наборов, контактный Б 16, компаратор 17, Б 6 памяти циклограмм, Б 7 памяти команд.

Б 8 памяти откликов, Б 9 синхрониза-1 ции, буФер 10 маски, дешифратор 11 команд, буфер 12 эталона, коммутатор

13, Б 14 формирователей, сигнатурный анализатор 15. Устройство повышает достоверность контроля цифровых узлов за счет снятия ограничений на длину последовательности тест-наборов и объема их различающихся значений, позволяет увеличить количество циклов обмена с контролируемым цифровым узлом без обращения к ЭВМ.

Б 4 управления памятью обеспечивает запись кодов контроля в Б 7 памяти команд, Б 8 памяти откликов, Б 5 па" мяти наборов, Б 6 памяти циклограмм и выбор из них кодов при контроле, что дает возможность сократить объем вычислений и обменов с ЭВМ, а также не требует большого объема памяти.

1 э ° п. ф-лы, 2 ил.

1465836

Изобретение относится к контрольно-измерительной технике и может быть

1 использовано при функциональном контроле БИС и цифровых узлов (ЦУ) любого назначения.

Цель изобретения — повышение достоверности контроля цифровых узлов путем снятия ограничений на длину последовательности тест-наборов и объем их различающихся значений.

Ка A» .l представлена структурная схема предлагаемого устройства; на фиг.2 — функциональная схема блока формиров ателей. t5

Устройство содержит электронновычислительный блок (ЭВМ) 1, накопитель 2, блок 3 управления, блок

4 управления памятью, блок 5 памяти наборов, блок б памяти циклограмм, 20 блок 7 памяти команд, блок 8 памяти откликов, блок 9 синхронизации, буфер 10 маски, дешифратор 11 команд, буфер 12 эталона, коммутатор 13, блок 14 формирователей, сигнатурный 25 анализатор 15 контактный блок 16 компаратор 17 Блок 14 формирователей состоит из. нескольких (от одного до четырех) каналов, каждый из которых содержит дешифратор 18, буферный 30 регистр 19 регистр 20 коммутации, регистр 21 набора, блок 22 передатчиков и входные ключи 23.

Группа управляющих входов блока 5 памяти наборов соединена с первой группой выходов блока 4 управления памятью, группа входов которого соединена с группой информационных выходов блока 3 управления, информационный вход блока 3 соединен с щ выходом компаратора 17. Группа входов-выходов накопителя 2 соединена с группой входов-выходов ЭВИ 1. Вторая группа выходов блока 4 управления памятью соединена с группой адресных входов блока 6 памяти цикло". грамм, блока 7 памяти команд и блока 8 памяти откликов.

Группа информационных входов-выходов блока 6 памяти циклограмм соединена с третьей группой выходов бло».

50 ка 4 управления памятью, с группой информационных входов блока 9 синхронизации, с буфером 10 маски, с группой адресных входов компаратора 17 и

55 с группой адресных входов блока 5 памяти наборов. Группа выходы блока 5 соединена с группой информационных входов буфера 12 эталона и с группой входов блока l4 формирователей. Группа выходов блока 14 соединена с первой группой входов компаратора 17, с группой информационных входов-выходов блока 8 памяти откликов, с группой информационных входов коммутатора 13 и с группой информационных входов блока 3 управления. Группа входов-выходов блока 3 управления соединена с группой входов-выходов

ЭВИ 1. Управляющий вход блока 3 управления соединен с первым выходом блока 9 синхронизации. Первый управляющий вход блока 9 соединен с выходом контактного блока 16, группа входов-выходов которого соединена с группой входов-sbixopoa блока 14 формирователей. Первый вход блока 14 соединен с входом буфера 12 эталона и с первым выходом дешифратора 11 команд. Второй вход блока 11 соединен с первым управляющим входом блока 14 формирователей и с входом коммутатора 13. Выход коммутатора 13 соединен с входом анализатора 15.

Группа выходов анализатора 15 соеди" иена с первой группой входов компаратора 17. Вторая группа входов компаратора 17 соединена с группой выходов буфера 10 маски. Вход буфера

10 маски соединен с третьим выходом дешифратора 11 команд, четвертый выход которого соединен с вторым управляющим входом блока 9 синхронизации, второй выход блока 9 синхронизации соединен с вторым управляющим входом блока 14 формирователей и с первым управляющим входом блока управления памятью. Второй управляющий вход блока 4 соединен с пятым выходом дешифратора !1 команд. Группа входов дешифратора 11 соединена с четвертой группой выходов блока 4 управления памятью и с группой входов-выходов блока 7 памяти команд.

Группа информационных выходов блока

3 управления соединена с группой входов блока 5 памяти наборов. Группа выходов буфера 12 эталона соединена с третьей группой входов компаратора 17.

Первый и второй входы дешифратора 18 каждого из канальных блоков блока 14 соединены соответственно с первым и вторым входами блока 14, группа входов которого соединена с группой входов буферного регистра

1 9 и с группой входов дешнфратора 18.

658

20

35

45

55 з

14

Первый и второй выходы дешнфратора

18 соеди«е«ы соотнетстн ен«о с первым и вторым нходами буферного регистра 19. Группа выходов буферного регистра 19 соединена с группой входон регистра 20 коммутапии, с группой входон регистра 2! набора и с группой входов блока 22 передатчиков. Вход блока 22 соединен с третьим выходом дешифратора 18, четвертый выход которого соединен с входом регистра 20 коммутации. Группа выходов регистра 20 коммутации соединена с первой группой входов выходных ключей 23. Вторая группа входов выходных ключей 23 соединена с группой выходов регистра ?1 набора. Вход регистра 21 набора соединен с третьим входом блока 14, группа входов-выходов которого соединена с группой выходов выходных ключей 23 и с второй группой входов буферного регистра !9. Группа выходов блока 22 передатчиков соединена с группой выходов блока 14. Блок 6 памяти циклограмм, блок памяти команд и дешифратор команд позволяют выделить иэ всей совокупности тест-наборов циклический процесс, описывающий нсе временные соотношения управляющих и информационных сигналов (интерфейс) БИС или

ЦУ и записать его в указанные блоки памяти, причем в данные блоки записывается порядок следования в цикле именно изменений необходимой для тестирования информации, а ее конкретные значения задаются содержимым подключенных к выходу блока памяти циклограмм блоков . Такое построение позволяет трактовать цикл обмена с

БИС или ЦУ как один такт отработки

3ВМ 1.

Блок 7 памяти команд с дешифратором 11 команд обеспечивает "разбор" хранящейся в блоке 6 памяти циклограмм информации и передачу ее для из1 енения содержимого соответствующих блоков. Блок б памяти циклограмм своими информационными входами-выходами подключен к группе адресных входов блока 5 памяти наборов таким образом, что каждый разряд блока 6 памяти циклограмм подключен к своему элементу памяти блока 5 памяти наборов, что обеспечивает независи-. мую поканальную выборку логических уровней на каждом наборе и позволяет увеличить количество циклов обмена

36

4 с Б?!С или JF без обращения к ЭВМ 1, сократить объем вычислений в ЭВМ 1 путем пиклич«ости н тест-наборах .

Блок Я памяти откликов записывает и сохраняет весь массив логических состояний входов и выходов БИС или IQ за пикл обмена, что дает возможность регистрировать ошибку по обобщенному сигналу, а производить ее анализ не только по соотнетствующему отклику, но и по его "предистории". Буфер 10 маски обеспечивает возможность снятия контроля на любом канале ЦУ и на любой период, что необходимо, когда информация неопределенна или контролируется не по хранимой характеристике.

Устройство работает следующим образом.

Из накопителя 2 при помощи ЭВМ 1, блока 3 управления и блока 4 управления памятью производится заполнение блока 6 памяти циклограмм и блока 7 памяти команд информацией, описывающей цикл временных соотношений сиг«алов !1У, а блока 5 памяти наборов — значениями логических уровней на заданном числе циклов. Эатем ЭВМ

1 производит запуск отработки и приступает к вычислению изменений в логических уровнях для последующих пиклон отработки. Блок 4 управления памятью производит последовательную выборку содержимого блока 6 памяти циклограмм и блока 7 памяти команд. В соответствии с содержимым блока 7 памяти команд дешифратор 11 команд формирует сигналы управления, распределяющие информацию блока памяти циклограмм. Информация может быть записана в буфер 10 маски, коммутатор 13, блок 9 синхронизации или быть адресом блока 5 памяти наборов. В последнем случ"е по сигналу с дешифратора 11 команд производится запись содержимого блока 5 памяти наборов в буфер 12 эталона и блок 14 формирователей. Тест-набор или вариант коммутации входон-выходов подготавливается в буферных регистрах 19 блока 14 формирователей последовательным сдвигом 1б-разрядного слова. По окончании подготовки производится запись набора в регистр 21 набора, а вариан" та коммутации — в регистр 20 коммутации блока 14 формирователей. Запись нарианта коммутации производится по сигналу дешифратора 11 команд, 1465836 а набора — по сигналу от блока 9 синхронизации. Чтение логических уровней на контактах ПУ производится по сигналу от блока 9 синхронизации в буферный регистр !9, с выхода которого через блок 22 передатчиков отклики поступают на входы-выходы

,блока 8 памяти откликон компаратор ! 17 и коммутатор 13, анализ их в ком параторе 17 или запись н анализатор 15. Запись откликов в блок Я памяти откликон производится одновременно с подготовкой следующего набора при, последовательном сдвиге буферного

1 регистра 19. Это позволяет произво. дить обработку информации в формате

16-разрядного слова, что значительно сокращает аппаратные затраты вслед, ствие некоторого снижения быстродей.твия. На компараторе 17 произнодится сравнение откликов с содержимым буфера 12 эталона, при этом сравни, аются лишь разрешенные содержимым буфера 10 маски разряды. При несовадении компаратором 17 формируется сигнал обобщенной ошибки, по котороу блок 3 управления выставляет в анале ЭВМ 1 соответствующий вектор ерывания. Анализ неисправности производится в ЗВИ 1 после прочтения

1аю содержимого блока 8 памяти откли-! ков. При отсутствии сигнала обобщен ой ошибки блок 9 синхронизации вырабатывает сигнал, поступающий на блок 4 управления памятью. Последний

Модифицирует адрес выборки блока 6 памяти циклограмм, блока 7 памяти команд и блока 8 памяти откликов. !

1!ри отсутствии сигнала внешней синхронизации в заданный интервал време1 йи блоком 9 синхронизации вырабатывается сигнал ошибки, воспринимаемый блоком 3 управления, который выса"àâëÿåò в канале 38M 1 соответствуюк1ий вектор прерывания. Процесс моди". фикации адреса в блоке 4,управления т!амятью происходит до получения им бт дешифратора 11 команд признака конца цикла, Если счетчик циклов отр аботки в блоке 4 управления памятью н!е исчерпан, производится отработка следующего цикла с другими значениямИ, хранящимися в блоке 5 памяти наборов. Если счетчик циклов исчерпан, и! оисходит останов и блок 3 управления выставляет вектор прерывания конца отработки. ".1ВМ 1 вводит в блок 5 памяти наборов вычисленные за период отработки изменения и вновь з апускает отработку. ь о р м у л а и з о б р е т е н и я

1. Устройство для функционального контроля цифровых узлов, содержащее электронный вычислительный блок, накопитель, блок управления, блок памяти наборов, блок управления памятью, компаратор и контактный блок, причем группа управляющих входов блока памяти наборов соединена с

15 первой группой выходов блока управления памятью, группа входов которого соединена с группой информационных выходов блока управления, информационный вход которого соединен с .

2р выходом компаратара, группа входоввыходов накопителя соединена с группой входов-выходов электронно-вычислительного блока, о т л и ч а ю щ ее с я тем, что, с целью повышения

25 достоверности контроля, в него введены блок памяти циклограмм, блок памяти команд, блок памяти откликов, блок синхронизации, буфер маски, дешифратор команд, буфер эталона, комзр мутатор, сигнатурный анализатор и блок формирователей, причем вторая группа выходов блока управления памятью соединена с группой адресных входов блока памяти циклограмм, бло35 ка памяти команд и блока памяти откликов, группа информационных входоввыходов блока памяти циклограмм соединена с третьей группой выходов блока управления памятью, с группой

40 информационных входов блока синхро-.. низации, буфера маски, с группой адресных входов коммутатора и с груп=. пой адресных входов блока памяти наборов, группа выходов которого сое45 динена с группой информационных входов буфера эталона и с группой входов блока Формирователей, группа выходов которого соединена с первой группой входов компаратора, с группои информационных входов выходов блока памяти откликов, с группой информационных входов коммутатора и с группой информационных входов блока управления, группа входов-выходов которого соединена с группой входов-выходов электронного вычислительного блока, управляющий вход блока управления соединен с первым выходом блока синхронизации, первый

1465836

7 управляющий вход которого соединен с выходом контактного блока, группа входов-выходов которого соединена с группой входов-выходов блока форми5 рователей, первый вход которого соединен с входом буфера эталона и с первым выходом дешифратора команд, второй выход которого соединен с первым управляющим входом блока формирователей и с входом коммутатора, выход которого соединен с входом сигнатурного аналиэатора, группа выходов которого соединена с первой группой входов компаратора, вторая группа входов которого соединена с группой выходов буфера маски, вход которого соединен с третьим выходом дешифратора команд, четвертый выход которого соединен с вторым управляющим входом блока синхрониэации, второй выход которого соединен с вторым управляющим входом блока формирователей и с первым управляющим входом блока управления памятью, второй уп- g5 равляющий вход которого соединен с пятым выходом дешифратора команд, группа входов которого соединена с четвертой группой выходов блока уп равления памятью и с группой, входоввыходов блока памяти команд, группа информационных выходов блока управления соединена с группой входов блока памяти наборов, группа выходов буфера эталона соединена с третьей .группой входов компаратора.

2, Устройство по п.1, о т л и ч аю щ е е с я тем, что блок формирователей состоит иэ каналов, каждьп 3 из, которых содержит дешифратор, буферный регистр, регистр коммутации, регистр набора, блок передатчиков и выходные ключи, причем первый и второй входы дешифратора соединены соответственно с первым. и вторым входами блока, группа входов которого соединена с группой входов буферного регистра и с группой входов дешифратора, первый и второй выходы которого соединены соответственно с первым н вторым входами буферного регистра, группа выходов которого соединена с группой входов регистра коммутации, с группой входов регистра набора н с группой входов блока передатчиков, вход которого соединен с третьим выходом дешифратора, четвертый выход которого соединен с входом регистра коммутации, группа выходов которого соединена с первой группой входов выходных ключей,. вторая группа входов которых соединена с группой выходов регистра набора, вход которого соединен с третьим входом блока, группа входов-выходов которого соединена с группой выходов выходных ключей и с второй группой входов буферного регистра, группа выходов блока передатчиков соединена с группой выходов блока. фФ?. 2