Устройство функционального контроля логических блоков

 

Изобретение может быть использовано в качестве отладочного стенда на этапе логического проектирования цифровой аппаратуры. Цель изобретения - повышение быстродействия и расширение функциональных возможностей устройства. Устройство содержит программный вычислительный блок 1, блок 2 управления, регистр 4 стимулирующего кода, формирователи 5.1...5.п входных сигналов, контактнчй блок 6, блок 7 контрольных уровней, компараторы 8.1...8.П, регистр 9 кода откликов . В устройство введен блок 10 управления регистром кода, включающий логический дискриминатор 17, регyлиpye влй блок 18 задержки, RS-триггер 19, элемент ИЛИ 20 и адресный блок 12, состоящий из многовходового элемента И 13, элемента ШШ 14, регистра 15 и счетчика 16. Введены также запоминающие блоки 3 и 11 стимулирующего кода и кода откликов, что увеличивает скорость ввода-вывода сигналов теста. 2 ил. t табл. « (Л

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (51) 4 G 01 К 31/28

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А BTOPCHOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3988046/24-21 (22) 11. 12.85 (46) 29 ° 02.88. Бюл. Ф 8 (71) Поволжская государственная зональная машиноиспытательная станция (72) Ю.А.Козелов (53) 621.317.799 (088.8) (56) Авторское свидетельство СССР

Ф 918904, кл. G 01 R 31/28, 1982.

Патент США 9 4228537, кл. G Of R 3 1/28, 1980. (54) УСТРОЙСТВО ФУНКЦИОНАПЬНОГО КОНТРОЛЯ ЛОГИЧЕСКИХ БЛОКОВ (57) Изобретение может быть использовано в качестве отладочного стенда на этапе логического проектирования цифровой аппаратуры. Цель изобретения — повышение быстродействия и рас ширение функциональных воэможностей

„„SU„„1377784 А 1 устройства. Устройство содержит программный вычислительный блок 1, блок

2 управления, регистр 4 стимулирующего кода, формирователи 5.1...5.п входных сигналов, контактнчй блок 6, блок 7 контрольных уровней, компараторы 8.1...8.п, регистр 9 кода откликов. В устройство введен блок 10 управления регистром кода, включающий логический дискриминатор 17, регулируемШ блок 18 задержки, RS-триггер 19, элемент ИЛИ 20 и адресный

6JIoK 12, состоящий Hs многовходового элемента И 13, элемента ИЛИ 14, регистра 15 и счетчика 16. Введены также запоминающие блоки 3 и 11 стимулирующего кода и кода откликов, что увеличивает скорость ввода-вывода сигналов теста. 2 ил. f табл.

1377784

Изобретение относится к контрольно-измерительной технике электронной промышленности и может быть использовано в качестве отладочного стенда на этапе логического проектирования цифровой аппаратуры.

Целью изобретения является повышение быстродействия и расширение функциональных возможностей за счет увеличения скорости ввода-вывода сигналов теста.

На фиг. 1 изображена блок-схема предлагаемого устройства; на фиг. 2— диаграммы его работы. 15

Устройство содержит программный вычислительный блок 1 (ЭВМ), блок 2 управления, запоминающий блок 3 стимулирующего кода, регистр 4 стимулирующего кода, формирователи 5.1-5.п 20 входных сигналов, контактный блок 6, блок 7 контрольных уровней, компараторы 8.1-8.п, регистр 9 кода откликов, блок 10 управления регистром кода откликов, запоминающий блок 11 ко- 25 да откликов, адресный блок 12, состоящий из многовходового элемента

И 13, элемента ИЛИ 14, регистра 15 и счетчика 16.

Блок 10 управления регистром кода 30 откликов содержит логический дискриминатор 17, регулируемый блок 18 задержки, RS-триггер 19 и элемент

ИЛИ 20.

Блок 2 управления содержит управляемый тактовый генератор, логический узел, дешифратор команд и устройство связи с ЭВМ (не показано). Выходы контактного блока 6 соединены с входами компараторов 8.1-8.п, выходы 4О которых соединены с информационными входами регистра 9 кода откликов, управляющий вход которого соединен с выходом блока 10 управления регистром кода откликов, а выход — с вхо 45 дом запоминающего блока 11 кода откликов, адресные входы которого соединены с вторыми выходами адресного блока 12, вход управления записью — с третьим выходом блока 2 управления, а выход — с входом программного вычислительного блока 1, выход которого соединен с информа- . ционным входом запоминающего блока 3 стимулирующего кода, вход управления записью которого соединен с четвертым выходом блока 2 управления, адресный вход — с первым выходом адресного блока 12, а выход — с информационным входом регистра 4 стимулирующего кода, выход которого соединен с входами формирователей 5.1-5.п входных сигналов, другой вход которых соединен с вторым входом блока 7 контрольных уровней, а выход — с входами контактного блока 6.

Устройство работает следующим образом.

Перед подключением испытуемой схемы к контактному блоку 6 с помощью

ЭВМ 1 и блока 2 управления в узлы и блоки устройства заносятся данные, необходимые для работы теста. В запоминающий блок 3 стимулирующего кода по адресам, заносимым в счетчик 16 адресного блока, записывается требуемое количество слов тестовой последовательности, В блок 10 управления регистром кода откликов заносятся данные о необходимой величине задержки блока 18, а в блок 7 контрольных уровней — данные об амплитудах входного и опорного сигналов. При этом распределение информации между названными блоками осуществляется дешифратором команд блока 2 управления.

После окончания подготовительных операций и подключения испытуемой схемы к контактному блоку 3ВМ заносит в счетчик 16 код адреса первого слова тестовой последовательности и выдает команду "Начало цикла", после получения которой в момент, запускается тактовый генератор блока 2 управления (фиг.2а). По спаду сигнала генератора блок 2 управления формирует строб-импульс (фиг.2б), посту-. пающий на управляющий вход регистра

4 стимулирующего кода, вход R триггера 19 и на один из входов элемента

ИЛИ 14. При этом по фронту названного импульса содержимое счетчика 16 (фиг.2в) передается в регистр 15 (фиг.2г), а в регистр 4 стимулирую-. щего кода из запоминающего блока 3 заносится первое слово тестовой последовательности (фиг.2д). По спаду строб-импульса содержимое счетчика 16 увеличивается на единицу, и на выходах запоминающего блока 3 спустя некоторое время появляется второе слово стимулирующего кода. Благодаря такой организации работы адресного блока появляется возможность совместить относителько длительный процесс выборки очередного слова тестовой последовательности с процессом рас1377784 пространения стимулирующих сигналов в испытуемой схеме, что способствует повышению быстродействия устройства.

В ответ на воздействие входных стимулирующих сигналов испытуемая схема спустя некоторое время вырабатывает сигналы откликов, уровни которых при помощи компараторов 8.1-8.п сравниваются с заданными блоком 7. 0

При этом сигнал на выходе компаратора имеет значение "1", если сигнал отклика больше заданного уровня, и значение "0" в противном случае.

Нормализованные сигналы с выходов компараторов поступают затем на входы регистра 9 кода откликов, выполненного на триггерах типа "защелка".

При этом регистр производит трансляцию поступившей информации на свои выходы, которая разрешена при отсутствии сигнала блокировки на его управляющем входе, что имеет место в исходном состоянии. Одновременно с процессом распространения сигналов 25 в регистре 9 в блоке 10 управления, куда также поступают сигналы откликов, происходит следующее.

Допустим, что выходной сигнал с одного из компараторов в момент t имеет непредусмотренный всплеск, возникший в результате риска или состязания в испытуемой схеме (фиг.2е).

При этом срабатывает логический дискриминатор 17, реагирующий на любое изменение состояния его входов. Импульс с выхода дискриминатора (фиг.2ж), пройдя регулируемый блок

18 задержки и элемент ИЛИ 20, поступает на управляющий вход регистра кода откликов,блокируяизменение информации в последнем. Сигнал с выхода триггера

19, установленного импульсом с дискриминатора в единичное состояние, обеспечивает сохранение блокирующ. ro сигнала на выходе элемента ИЛИ 20 до

45 момента выдачи второго слова стимулирующего кода, когда названный триггер будет сброшен в "0" (фиг,2э) .

С приходом фронта тактового импульса генератора блок 2 управления вырабатывает импульс записи кода откликов, поступающий на управляющий вход запоминающего блока 11 (фиг,2и), Информация об откликах, включая непредусмотренные, асинхронным спосо- 55 бом зафиксированная в регистре 9, заносится в память, причем по тому же адресу, по которому в запоминающем блоке 3 хранится соответствующее слово стимулирующего кода. Далее, по спаду тактового импульса генератора блок управления снова формирует строб-импульс занесения информации в регистр стимулирующего кода, и описанный процесс повторяется.

Так продолжается до тех пор, пока в регистре 15 адресного блока не окажется код адреса последней ячейки запоминающего блока 1 1, состоящий из одних единиц. При этом срабатывает многовходовый элемент И 13, сигнал с выхода которого вызывает прекращение работы тактового генератора блока 2 управления непосредственно после того, как будет выдан импульс записи кода откликов в последнюю ячейку. После получения соответствующего сообщения об окончании цикла

3ВМ снова заносит в счетчик 16 код начального адреса и выдает команду

"Чтение". В ответ на приход последней блок 2 управления формирует стробирующий сигнал, поступающий на второй вход элемента ИЛИ 14. При этом происходит передача кода адреса из счетчика 16 в регистр 15, а на выходах запоминающего блока 11 появляется соответствующая этому адресу информация, Содержимое счетчика 16 увеличивается на единицу, а ЭВИ, приняв первое слово кода откликов, производит аналогичное обращение за вторым, потом за третьим и так до тех пор, пока не будет считано все содержимое запоминающего блока 11.

Если в ходе анализа результатов теста будет установлено их полное соответствие ожидаемым, то с целью повышения достоверности тест необходимо многократно повторить, каждый раз уменьшая величину задержки блока 18. При этом возможно появление отличий, связанных, как с задержками сигналов откликов относительно друг друга, так и с наличием критических режимов в испытуемой схеме. Выявление последних иллюстрируется с помощью таблицы, в которой помещены результаты двух тестов из пяти шагов по выводам А, В и С испытуемой схемы, причем второму из них соответствует меньшая величина задержки блока 18, Как видно из таблицы, появление других результатов во втором тесте обусловлено задержками сигналов от3377784 кликов относительно друг друга, причем в данном случае можно также определить, какой отклик появился раньше остальных. Например, на первом шаге отклик по выводу А появился раньше, благодаря чему состояние вывода А на данном шаге не изменилось. На втором шаге более ранним является отклик по выводу В и т.д.

При этом появление единицы по выводу С на третьем шаге второго теста говорит о наличии кратковременного сигнала, подлежащего устранению.

Аналогичный анализ проводится при всех последующих тестах, и в случае полного отсутствия критических режимов испытуемая схема считается прошедшей контроль.

20 формула изобретения

Устройство функционального контроля логических блоков, содержащее программный вычислительный блок, регистр стимулирующего кода, формирователи входных сигналов, контактный блок для подключения испытуемой схемы, компараторы, регистр кода откликов и блок управления, первый и второй выходы которого соединены с управляющими входами блока контрольных уровней и регистра стимулирующего кода соответственно, первый и второй выходы блока контрольных уровней соединены соответственно с первыми входами компараторов и формирователей входных сигналов, выходы контактного блока соединены с вторыми входами компараторов, а входы — с выходами формирователей входных сигналов, 40 вторые входы которых соединены с со- . ответствующими выходами регистра стимулирующего кода, выходы компараторов соединены с соответствующими входами регистра кода откликов, вход-выход блока. управления соединен с входом-выходом программного вычислительного блока, о т л и ч а ю— щ е е .с я тем, что, с целью повышения быстродействия и расширения функ-50 циональных возможностей за счет увеличения скорости ввода-вывода сигналов теста и асинхронной регистрации кода откликов, в него введены запоминающий блок стимулирующего кода, 55 запоминающий блок кода откликов, адресный блок, блок управления регистром кода откликов, содержащий последовательно:.: соединенные логический дискриминатор, регулируемый блок задержки, RS-триггер, первый элемент

ИЛИ, входы которого соединены соответственно с выходами RS-триггера и регулируемого блока задержки, первый и второй входы которого соединены соответственно с первым входом блока и с выходом логического дискриминатора, входы которого соединены с вторыми входами блока, третий вход которого соединен с первым входом RS-триггера, второй вход которого соединен с выходом блока регулируемой задержки, выход первого элемента ИЛИ соединен с выходом блока, адресный блок содержит второй элемент ИЛИ, элемент

И, счетчик, регистр, первый вход которого соединен с выходом второго элемента ИЛИ и первым входом счетчика, второй и третий входы которого соединены с первым и вторым входами блока, а выход — с вторым входом регистра и с первым выходом блока, вторые выходы которого соединены с выходами регистра и входами элемента И, выход которого соединен с третьим выходом блока, третий и четвертый входы блока соединены с первым и вторым входами второго элемента ИЛИ, третий и четвертый выходы блока управления соединены соответственно с входами упрарления записью запоминающего блока кода откликов и запоминающего блока стимулирующего кода соответственно, пятый выход блока управления соединен с первым входом блока управления регистром кода откли. ков, вторые входы которого соединены с выходами соответствующих компараторов, третий вход — с вторым выходом блока управления, а выход — с управляющим входом регистра кода откликов, выход которого соединен с информационным входом запоминающего блока кода откликов, выход которого соединен с входом программного вычислительного блока, выход которого соединен с информационным входом запоминающего блока стимулирующего кода, выход которого соединен с информационным входом регистра стимулирующего кода, шестой, седьмой и восьмой выходы блока управления соединены соответственно с первым, вторым и третьим входами адресного блока, четвертый вход которого соединен с.вторым выходом блока управления, первый и вто1377784 рой выходы адресного олока соединены с адресными входами запоминающего блока стимулирующего кода и с адресВывод

Тест 1

Тест 2

Шаг

1 2

1 1 1 0 1

1 0 0 1

1 0 0

0 1 1

Составитель Н.Помякшева

Техред Л.Сердюкова Корректор В.Гирняк

Редактор E.Копча

Заказ 868/42 Тираж 772 Подписное

ВНКИГИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб,, д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4

1 0 1

0 1 1

1 Т ными входами запоминающего блока кода откликов, а третий выход — с входом блока управления.