Устройство для вычисления синуса и косинуса угла табличным методом

 

Изобретение относится к вычислительной технике и может быть использовано автономно в быстродействующих вычислителях или в качестве функциональных расширителей в составе больших ЭВМ. Целью изобретения является повышение точности вычислений за счет устранения методической ошибки путем использования дополнительного кода адреса и исключение выброса функции при нулевых значениях аргумента . Устройство содержит регистр 1 синуса,регистр 2 косинуса,блок 3 памяти, сумматор 4, коммутатор 5, группу элементов НЕ 6, вход 7 задания типа функции, регистр 8 аргумента , деп1ифратор 9 знаков, дешифратор 10 режима, вход 11 аргумента,элемент ИЛИ 12. элемент И 13. 1 ил. Т // (Л UJ Ш

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (ll) А1 (5)) 4 G 06 F 7/548

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCHOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4104957/244-24 (22) 08.04.86 (46) 30.10.87. Бюл. № 40 (72) Н.А.Баранова и С.Б.Востоков (53) 681.325(088.8) (56) Авторское свидетельство ГССР № 1042013, кл. С 06 F 7/548, 1982.

Авторское свидетельство ССГР

¹ 1146661, кл. G 06 F 7/548, 1984. (54) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ СИНУСА И КОСИНУСА У1 ЛА ТАБЛИЧНЫМ МЕТОДОМ (57) Изобретение относится к вычислительной технике и может быть использовано автономно в быстродействующих вычислителях или в качестве функциональных расширителей в составе больших ЭВМ. Целью изобретения является повышение точности вычислений за счет устранения методической ошибки путем использования дополнительного кода адреса и исключение выброса функции при нулевых значениях аргумента. Устройство содержит регистр

1 синуса, регистр 2 косинуса, блок 3 памяти, сумматср 4, коммутатор 5, группу элементов НЕ 6, вход 7 задания типа функции, регистр 8 аргумента, дешифратор 9 знаков, дешифратор

10 режима, вход 11 аргумента, элемент

ИЛИ 12, элемент И 13. 1 ил.

1348830

Изобретение относится к вычислительной технике и может быть использовано автономно в быстродействующих вычислителях или в качестве функцио— нальных расширителей в составе больших 3BM.

Целью изобретения является повышение точности вычислений за счет устранения методической ошибки путем использования дополнительного кода адреса и исключение выброса функции при нулевых значениях аргумента.

На чертеже представлена функциональная схема устройства.

Устройство содержит регистр 1 синуса, регистр 2 косинуса, блок 3 памяти, сумматор 4, коммутатор 5,группу элементов HE 6, вход 7 задания типа функции, регистр 8 аргумента,дешифратор 9 знаков, дешифратор 10 режима, вход 11 аргумента, элемент ИЛИ

12, элемент И 13.

Устройство работает следу- ющим образом.

В блок 3 памяти записана таблица кодовых значений синуса,соответствующих функции первого квадранта.Интервал представления периода Т функции соответствует максимальному значению . n-разрядного кода apryFt. мента (Т = ). Аргумент поступает в преобразователь,< и разрядов регистра 8 аргумента,в который аргу-мент записывас.тся по входу 11. С пс— явлением на входе 7 сигнала о выборке одной функции из пары (sin x или

cos x) для аргумента, находящегося в регистре 8 аргумента, дешифратор

10 режима разрешает прохождение аргумента " рез коммутатор 5 либо в прямом, плбо в ",бр- .тном коде.

Для значений аргумента в разрядах и п-1 00 (I квадрант) адрес функции sin x образуется через прямой код (ПК), а адрес функции соя х через с братный коц (OK) . Для значения аргумента в разрядах и и и-1 соответственно 01 (IT. квадрант) адреса функции sin x образуется через

ОК, адрес функции соз х — через ПК.

Для значений аргумента в разрядах и и п-1 соответственно 10 (III квадрант) адрес функции з1п х обра,уется через ПК, а адрес функции соs х — через 0К. Для значений аргумента н разрядах п и и-1 соответоi ненно 11 (11 квадрант) зпрес функ5

2(25 ции sin х образуется через ОК, а адрес функции cos х — через ПК.

В сумматоре 4 образуется адрес ячейки блока 3 постоянной памяти.

Если передача аргумента дешифратором 10 режима разрешается в ПК, на вход второго слагаемого сумматора 4 поступает величина аргумента без изменений. Если передача аргумента дешифратором 10 режима разрешается в ОК, на вход второго слагаемого сумматора 4 поступает OK младших разрядов аргумента.

Когда в и-2 младших разрядах аргумент в ПК содержит только нули, с группы элементов HE 7 на вход вто рого слагаемого поступают только единицы,сигнал на входе первого слагаемого равен нулю. Адрес в этом случае образуется иэ всех единиц и соответствует крайней точке таблицы. В противном случае к величине ОК добавляется единица в младший разряд. формула изобретения

Устройство для вычисления синуса и косинуса угла табличным методом, содержащее регистр аргумента, регистр

30 синуса, регистр косинуса, блок памяти,сумматор, коммутатор, группу элементов НЕ, дешифратор знаков и дешифратор режима, причем выходы (n-2)-х младших разрядов регистра аргумента

35. (и-разрядность аргумента) соединены с первым информационным входом коммутатора, второй информационный вход которого соединен с выходами элементов HE группы, входы которых соедине40 ны с выходами (n-2) -х младших разрядов регистра аргумента, выходы n-ro и (п-1)-го разрядов которого соединены соответственно с первым и вторым входами дешифратора знаков, выход которого и выход и-го разряда регистра аргумента соединены с входами старших знаковых разрядов соответственно регистров косинуса и синуса, информационные входы младших разрядОв которых соединены с выходом блока памяти, адресные входы которого соединены с выходом сумматора, управляюш и вход коммутатора соединен с первым выходом дешифратора режима, пер-. вь и и второй входы которого соединены соответственно с выходом (и-1) о разряда регистра аргумента и

;ходом задания типа функций устройСоставитель С.Куликов

Техред A.Кравчук

Редактор Н.Слободяник

Корректор М.Демчик

Заказ 5191/48 Тираж 670 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4 з 134883 ства, о т л и ч а ю щ е е с я тем, что, с целью повышения точности вычисления, устройство дополнительно содержит элемент И и элемент ИЛИ при9

5 чем выходы (и-2)-х младших разрядов регистра аргумента соединены с вхоцами элемента.ИЛИ, выход которого соединен с первым входом элемента

И, второй вход которого соединен с вторым выходом дешифратора режима, выход элемента И соединен с входом первого слагаемого сумматора, вход второго слагаемого которого соединен с выходом коммутатора.