Устройство для задержки цифровой информации

 

Изобретение относится к вычислительной технике, в частности к запоминающим устройствам, и может быть применено для задержки передаваемой информации в системах цифровой обработки данных. Целью изобретения является расширение области применения устройства путем обеспечения вывода данных как в прямой, так и в обратной последовательности. Устройство содержит счетчик 1 адреса, коммутатор 2, накопитель 3, счетный триггер 4, выходной регистр 5, вход 6 управления последовательностью выдачи данных, вход 7 синхронизации , информационные входы 8 и выходы 9. Устройство обеспечивает задержку передаваемых через накопитель 3 данных на время цикла адресов, определяемого установкой счетчика 1, при возможности в каждом цикле осуществлять чтение данных в обратной последовательности по отношению к последовательности их записи, что позволяет применять устройство, например, для быстрого преобразования Фурье. 2 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК дд 4 G !1 С 19 00, G 06 F 1 04

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

ОПИСАНИЕ ИЗОБРЕТЕНИЯ !3

Н А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ

f (54) УСТРОЙСТВО ДЛЯ ЗАДЕРЖКИ

ЦИ Ф POBOA И НФОРМАЦИ И (57) Изобретение относится к вычислительной технике, в частности к запоминающим устройствам, и может быть применено для задержки передаваемой информации в системах цифровой обработки данных. Целью (21) 4134343/24-24 (22) 13.10.86 (46) 23.03.88. Бюл. № 11 (72) В. Н. Лацин, Е. Л. Полин, А. В. Дрозд, В. А. Минченко и В. В. Лебедь (53) 681.327 (088.8) (56) Авторское свидетельство СССР № 932566, кл. G ll С 19/00, 1980.

Авторское свидетельство СССР № 1193653, кл. G 06 F 1/04, 1984.

„„SU„„1383445 А1 изобретения является расширение области применения устройства путем обеспечения вывода данных как в прямой, так и в обратной последовательности. Устройство содержит счетчик 1 адреса, коммутатор 2, накопитель 3, счетный триггер 4, выходной регистр 5, вход 6 управления последовательностью выдачи данных, вход 7 синхронизации, информационные входы 8 и выходы 9.

Устройство обеспечивает задержку передаваемых через накопитель 3 данных на время цикла адресов, определяемого установкой счетчика 1, при возможности в каждом цикле осуществлять чтение данных в обратной последовательности по отношению к последовательности их записи, что позволяет применять устройство, например, для быстрого преобразования Фурье. 2 ил.

1383445

Изобретение относится к вычислительной технике, в частности к запоминающим устройствам, и может быть применено для задержки передаваемой информации в системах цифровой обработки данных.

Цель изобретения — расширение области применения устройства путем обеспечения вывода данных как в прямой, так и в обратной последовательности.

На фиг. 1 приведена структурная схема предлагаемого устройства; на фиг. 2— временные диаграммы, поясняющие работу устройства.

Устройство содержит (фиг. 1) счетчик 1 адреса, коммутатор 2, накопитель 3, счетный триггер 4, выходной регистр 5, вход 6 управления последовательностью выдачи данных, вход 7 синхронизации, информационные входы 8 и выходы 9.

На фиг. 2 изображены диаграммы синхроимпульсов 10 на входе 7, сигналов 11 на адресных входах накопителя 3, сигналов 12 20 на информационных входах 8 и сигналов 13 на выходах 9 устройства.

Устройство работает следующим образом.

В начальный момент времени происходит обнуление счетчика 1 (фиг. 1). Для организации прямой последовательности выдачи данных на вход 6 подают сигнал логического нуля. При этом триггер 4 удерживается в состоянии логического нуля и коммутатор 2 пропускает адрес с выходов счет- ЗО чика 1 на адресные входы накопителя 3 без изменения.

Задержка поступающей на входы 8 информации при этом осуществляется следующим образом (фиг. 2) .

Сигналы 12 поступают на входы 8, со- 35 провождаясь синхроимпульсами 10 типа

«меандр» на входе 7, причем во время первой половины такта осуществляется чтение информации, записанной в ячейку накопителя 3 в предыдущем цикле задержки, а во время второй половины такта — запись информации в эту же ячейку, чтение из которой происходит в следующем цикле задержки.

Счетчик 1 последовательно перебирает адреса, осуществляя запись слов, поступающих .на входы 8, в ячейки накопителя 3. За п 45 тактов задержки все и слов оказываются последовательно записанными, а и слов предыдущего массива информации в таком же (прямом порядке — считанными из накопителя 3. Фиксация считанного слова в регистре 5 осуществляется задним фронтом синхроимпульсов на входе 7.

Если на вход 6 подают сигнал логической единицы, то триггер 4 не блокирует по своему Я-входу и в конце цикла прямой записи и чтения происходит выдача счетчиком 1 сигнала конца предыдущего цикла, который переключает триггер 4 в состояние логической единицы. При этом коммутатор 2 переключает адресные выходы счетчика 1 таким образом, что вместо адресов ао, а, а,...., а 1 на адресные входы накопителя 3 поступают адреса а 1,..., а, аь ао.

Во время следующего цикла задержки происходит выдача в обратном порядке информации, записанной в предыдущем цикле (цикле чтения и записи в прямом порядке).

В конце цикла занесения информации в обратном порядке снова происходит инвертирование триггера 4. Коммутатор 2 снова пропускает адреса в прямом порядке, при этом снова происходит чтение и запись в прямой последовательности.

Таким образом, постоянно осуществляется чтение в прямой последовательности информации, записанной в обратной последовательности, или чтение в прямой последовательности информации, записанной в предыдущем цикле в обратной последовательности, т. е. в каждом цикле осуществляется чтение информации в обратной (по отношению к последователности записи) последовательности, что позволяет применять устройство для решения задач цифровой обработки данных.

Формула изобретения

Устройство для задержки цифровой информации, содержащее накопитель-счетчик адреса и выходной регистр, выходы которого являются выходами устройства, причем информационные выходы накопителя соединены с информационными входами выходного регистра, управляющий вход которого, вход записи-чтения накопителя и счетный вход счетчика адреса объединены и являются входом синхронизации устройства, отличающееся тем, что, с целью расширения области применения устройства путем обеспечения вывода данных как в прямой, так и в обратной последовательности, в устройство введены счетный триггер и коммутатор, управляющий вход которого подключен к выходу счетного триггера, счетный вход которого соединен с выходом переполнения счетчика адреса, разрядные выходы которого подключены к информационным входам коммутатора, выходы которого соединены с адресными входами накопителя, информационные входы которого являются информационными входами устройства, причем вход блокировки счетного триггера является входом управления последовательностью выдачи данных устройства.

1383445

A pcs A c

А iaaf

Мх с- ЗЮхi 38x i if

38ых с-1 . Рных 4 Убоях с if

Фиг,2

Составитель Т. Зайцева

Редактор И. Дербак Техред И. Верес . Корректор О. Кравцова

Заказ 919/52 Тираж 590 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, )К вЂ” 35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4