Преобразователь последовательно-параллельного кода в параллельный

 

Изобретение относится к области вычислительной техники и автоматики., Цель изобретения - расширение области применения преобразователя путем обеспечения возможности преобразования кодовых слов произвольной разрядности , кратной 2, Преобразователь содержит счетчик I, элементы И 2 первой группы, информационные коммутаторы 3, коммутаторы 4 управления, элементы И 5 второй группы, триггеры 6, 1 ил.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (11 4 Н 03 М 9/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСНОМЪ(СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И OTHPblTHA (21) 4275961/24-24 (22) 03.07.87 (46) 15.12.88. Бюл. 11 46 (У2) А.В.Дрозд,Ю.P.Æåðäåâ,Â.Ï.Êàðïåíкф, В.В.Лебедь и В.А.Минченко (53) 681.325 (088.8) (56) Авторское свидетельство СССР

В 8221?5, кл. Н 03 М 9/00, 1982.

Каган Б.М. Электронные вычисли тельные. машины и системы, М.: Энергия, с. 88, рис. 3-23..Я0, НИВЫ А1 (54) ПРЕОБРАЗОВАТЕЛЬ ПОСЛЕДОВАТЕЛЬНО-ПАРАЛЛЕЛЬНОГО КОДА В ПАРАЛЛЕЛЬНЫЙ (57) Изобретение относится к области вычислительной техники и автоматики..

Цель изобретения — расширение области применения преобразователя путем обеспечения возможности преобразования кодовых слов произвольной разрядности, кратной 2. Преобразователь содержит счетчик 1, элементы И 2 первой группы, информационные коммутаторы 3, коммутаторы 4 управления, элементы И 5 второй группы, триггеры 6. 1 ил.

1444962

Изобретение относится к вычислительной технике и автоматике.

Цель изобретения — расширение области применения, путем обеспечения возможности декодирования кодовых слов произвольной разрядности, кратной 2..

На чертеже представлена структурная схема преобразователя для вось- 10 миразрядного выходного слова.

Преобразователь (фиг.1) содержит счетчик 1 элементы И 2 первой группы, информационные коммутаторы 3, коммутаторы 4 управления, элементы И 15

5 второй группы, триггеры 6. На чертеже также показаны информационные входы 7, первые входы 8 управления, вход 9 синхронизации, установочный вход 10, вторые входы 11 управления 20 и выходы 12 преобразователя.

Преобразователь работает следующим образом.

На вход 10 перед началом преобразования поступает сигнал, устанавли 25 вающий счетчик в нулевое состояние.

На, информационные входы устройства, начиная со входа 7 поступает преобразуемый 1-разрядный входной код, На управляющие входы коммутаторов 30

3 групп 1,..., log 1 поступает единичный сигнал, при этом к выходу коммутатора подключен его второй информационный вход. На управляющие входы остальных коммутаторов 3 подается ну- 35 левой сигнал, при этом к выходам этих коммутаторов подключены их первые информационные входы (входы соответствующих триггеров). На вход 9 поступает синхросигнал сопровождения

1-разрядного входного кода. На управляющие входы коммутаторов 4 поступает код, равный logg1.

Рассмотрим работу преобразователя при 1 = 2, n = 8.

При .этом, на управляющий вход коммутатора 34р поступает сигнал логической "1", на управляющие входы остальных коммутаторов 3 поступает сигнал логического "0" поэтому входы триггеров 64, 6 < подключены к информационным входам устройства; входы.триггеров бз, 6 подключены кводам триггеров 6 19 62. Соответ- 55 ственно; входы триггеров 64, 64, 64., 64 4 подключены к выходам триг" геров 6.;1 62.(Ф 6s,,f 63г соответстI венно.

На управляющие входы коммутаторов

4 подается код, равный log 2 = 01, поэтому коммутаторы подключают к выходу состояния первых входов, т.е. на выходе коммутатора 4 — постоянная логическая "1", на выходе коммутатора 4 — состояние элемента 2 и которое равно логической "1" при наличии кода 10 в младших разрядах счетчика, Первая пара разрядов, .сопровождаемая импульсом на входе 9, записывается в триггеры б,, б ., состояние счетчика становится 001. Вторая пара разрядов записывается в триггеры

64, 6 при этом первая пара, находившаяся в этих триггерах переписывается в триггеры 6, 6gz, состоя-, ние счетчика становится 010. Третья пара разрядов записывается в триггеры 64< 62,, при этом первые две пары, находившиеся в этих триггерах и триггерах 6>,, 6 переписываются в триггеры 64, 64, 643, 644, так как открывшийся элемент И 5> пропускает на вход синхронизации этих триггеров синхроимпульс сопровождения 9, состояние счетчика становится 001, Четвертая пара разрядов записывается в триггера 64, 6, при этом третья пара разрядов, находившаяся там переписывается в триггеры 6g<, 61 .

Таким образом, формирование восьмиразрядного выходного слова заканчивается. Первая, вторая, третья, четвертая пары разрядов находятся со— ответственно в триггерах..б44, 64, 64, 641, бз 4, банг, бд <, á„с

При необходимости формирования слова меньшей разрядности этот процесс нужно закончить при достижении требуемой разрядности, Сигнал подтверждения приема сформированного слова поступает на вход 10 (сброс) устройства и таким образом устройство готовится к следующему циклу работы.

Формул а изобретения

Преобразователь последовательнопараллельного кода в параллельный, содержащий и-1 (n — число разрядов выходного кода) информационных коммутаторов, выход каждого t-ro инфор-, мационного коммутатора (= 1,...,и) соединен с информационным входом (t+1)-ro триггера, выход которого яв1444962

Составитель С. Берестевич

Редактор И. Сегляник Техред Л. Олийнык Корректор Г. Решетник

Заказ 6516/58 .Тираж 929

Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4 ляется соответствующим выходом преобразователя, информационный вход первого триггера является первым информационным входом преобразователя, 5 отличающийся тем, что, с целью расширения области применения преобразователя за счет обеспечения возможности преобразования кодовых слов произвольной разрядности, кратной 2, в него введены m-1 (m =

log>n) коммутаторов управления, счетчик m-1 элементов И первой группы и шэлементов И второй группы, инверсный выход каждого разряда счет- 15 чика соединен с соответствующими входами одноименного и всех последующих элементов И первой группы, прямой выход каждого разряда счетчика, кроме первого, соединен с соответст- 20 вующим входом предыдущего элемента И первой группы, выход 1-ro (1 = 1,..., m-1) элемента И первой группы соединен с (k — 1+1)-м (k = 1,...i, m-1, k > 1) информационным входом k-го ком-25

С мутатора управления, остальные (2—

2 ) информационные входы каждого из которых подключены к шине логической единицы, выход каждого коммутатора управления соединен с первым входом последующего элемента И второй группы, выход первого элемента И второй группы соединен с синхровходами первого и второго триггеров, выход р-ro (р = 2,ш) элемента И второй группы соединен с синхровходами кажltd-( дых 2 последующих триггеров, выходы триггеров соединены с первыми входами одноименных информационных коммутаторов каждой из i (i 1,m) содержащей j (j = 1,...,2" ) информационных коммутаторов, вторые входы информационных коммутаторов являются соответствующими вторыми информационными входами преобразователя, управляющие входы информационных коммутаторов каждой группы объединены и являются соответствующими первыми управляющими входами преобразователя, управляющие входы коммутаторов управления и вход установки счетчика являются соответственно вторыми управляющими входами и установочным входом преобразователя, вторые входы элементов И второй группы объединены с синхровходом счетчика и являются входом синхронизации преобразователя.