Устройство декодирования для коррекции одиночных модульных ошибок с одноразрядным выходом

 

Изобретение относится к вычислительной технике и может быть использовано для для повышения надежности полупроводниковых запоминающих устройств с одноразрядной организацией. Целью изобретения является повышение надежности устройства за счет уменьшения аппаратных затрат на его реализацию. Устройство содержит блок вычисления синдрома 1, блок сравнения 4, блок 6 элементов И, блок 8 сумматоров по модулю два, блок перестановки разрядов 9, первый мультиплексор 11 и второй мультиплексор 13. На вход 3 поступают шестнадцать информационных разрядов, а на вход 2 - восемь проверочных. На первый адресный вход 12 подается адрес модуля, а на второй адресный вход 14 поступает адрес разряда в этом модуле. Информация из устройства выдается через одноразрядный информационный выход 15. Для коррекции информации, независимо от числа модулей, требуется всего по одному блоку перестановки, сравнения, блоку элементов И и блоку сумматоров по модулю два, что существенно уменьшает аппаратные затраты. 3 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (б1) 4 G 11 С 29/00

L". Å1ÏÇÛ0

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н Д BTOPCHOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР (21) 4386830/24-24 (22) 29.02.88 (46) 15.08.89. Бюл. N- 30 (71) Минский радиотехнический инсти. тут (72) В.К.Конопелько (53) 681 ° 327.6.7 (088.8) (56) Проблемы передачи информации, 1984, Ф 1, с. 19.

Конопелько В.К., Лосев В.В. Надежное хранение информации в полупроводниковых запоминающих устройствах. N.: Радио и связь, 1986, с. 175, рис. 5.20. (54) УСТРОЙСТВО, ДЕКОДИРОВАНИЯ ДЛЯ

КОРРЕКЦИИ ОДИНОЧНЫХ МОДУЛЬНЫХ ОШИБОК С ОДНОРАЗРЯДНЫМ ВЫХОДОМ .(57) Изобретение относится к вычислительной технике и может быть использовано для повышения надежности полупроводниковых запоминающих устройств с .одноразрядной организацией.

Целью изобретения является повышеИзобретение относится к вычислительной технике и может быть использовано для повышения надежности полупроводниковых запоминающих устройств с одноразрядной организацией.

Цель изобретения — повышение на дежности устройства за счет уменьшения аппаратных затрат на его реализацию.

На фиг.1 представлена структурная схема устройства; на фиг ° 2 .- схема блока перестановки разрядов, на

„„80„„1501174 A 1

2 ние надежности устройства эа счет уменьшения аппаратных затрат на его реализацию. Устройство содержит блок вычисления синдрома 1, блок сравнения 4, блок 6 элементов И, блок 8 сумматоров по модулю два, блок перестановки разрядов 9, первый мультиплексор 11 и второй мультиплексор

13. На вход 3 поступают шестнадцать информационных разрядов, а на вход

2 — восемь проверочных. На первый адресный вход 12 подается адрес модуля, а на второй адресный вход 14 поступает адрес разряда в этом модуле. Информация иэ устройства выдается через одноразрядный информационный выход 15. Для коррекции информации, независимо от числа модулей, требуется всего по одному блоку. перестановки, сравнения, блоку элементов И и блоку сумматоров по модулю два, что существенно уменьшает аппаратные затраты. 3 ил. фиг.3 — проверочная матрица используемого корректирующего кода.

Устройство содержит блок 1 вычисления синдрома, первый вход которого является входом контрольных разрядов

2 устройства, а второй вход — входом информационных разрядов 3 устройства, блок 4 сравнения, первый вход которого соединен с первым выходом 5 блока

1, блок 6 элементов И, первые входы которых подключены к второму выходу 7 блока.1 вычисления синдрома, а вторые входы — к выходу блока 4, блок 8 сум- .

1501174

25 а +Я +88+ 818 +Я 1y

82+а 6+810+814+а18

88+8 (811 81 а,(8 ю

84+88+81г +818+8 о

С4 маторов по модулю два, первые входы которых подключены к выходу элементов И, блок 9 перестановки разрядов, информационный вход которого соеди5 нен с выходом 7 блока 1, а выход 10с вторым входом блока 4, первый мультиплексор 11, информационный вход которого соединен с входом 3 устройства, его адресный вход объединен с адресным входом блока перестановок разрядов 9 и является первым адресным входом 12 устройства, а выход подключен к вторым входам сумматоров

8 и второй мультиплексор 13, информационные входы которого. подключены . к выходам сумматоров 8, адресный вход является вторым адресным входом 14 устройства, а выход - выходом 15 устройства. 20

В примере конкретной реализации использован корректирующий код (24, 16), проверочная матрица которого дана на фиг.1.

Устройство работает следующим . образом.

Информация хранится в блоке памяти (на чертеже не показан) и считывается в виде слова с 24 разрядами. 16 информационных разрядов а; -а посту- 30 пает на вход 3, а 8 проверочйых pasрядов а, -а подаются на вход 2.

17 М

Причем блок памяти имеет модульную структуру и хранит информацию в модулях разрядностью Ь (для рассматривае 35 мого кода Ь = 4) . Кроме того, при считывании информации на первый адресный вход 12 подается адрес моду-. ля, а на второй адресный вход 14 поступает адрес разряда в этом моду- 40 ле. Это позволяет адресовать память с .дискретностью до одного бита информации (адрес 24 -. разрядных слов подается непосредственно в блок памяти) .

Блок вычисления синдрома I в соответствии с проверочной матрицей (фиг.З) формирует следующие конт" рольные соотношения:

Сс 81+8 +83+84+88+8«+814+aр

+a 5+a g+ay+a 1 +8 qf +a+

Ст = а +а +ЯЗ+а)о+Я г+81ь+Я 8 С8 — — а +а +аg+а .. +а 4+815+Я1< +az4 °

При этом контрольные сигналы С,-С, поступают на выход 7, а С -С на вьг ход 5 блока 1. Для исправления ошибки, которая может возникнуть в одном иэ модулей, необхрдимо для модуля разряд которого должен быть выведен на выход 15, вычислить частный синдром Б =S А и сравнить его с Ы где

1 1 1 г

s, - (c, с,с,c,), я, = (с,c,с,с,), т где А . — транспонированная нижняя

I подматрица размерности Ь, i 1,2,3и4.

Это умножение матриц осуществляется в блоке 9 перестановок разрядов

9, на выходе 10 которого появляется четырехразрядный код S (см. фиг.2) .

Значение i соответствует адресному коду на адресном входе 12. При этом значение частных синдромов для различных i следующее.

Б, = ((с,+с +cg+cg)) c(c@c ), s = (с1с с (с,+c +c)+c )) В сумматоре 16 по модулю два формируется сумма контрольных сигналов, а мультиплексоры 17 формируют конкретно значение S; для i задаваемого адресом на вход 12.

В блоке 4 происходит сравнение

S° - и,S . Если они равны то ин2

Э формационные разряды считаны правильно и выходной сигнал блока 4 эапреща" ет проход С„ "С4 через блок 6 элементов И. В результате информационные разряды выбранного модуля через первый мультиплексор 11 и блок 8 сумматоров без изменения проходят на информационные входы втррого мультиплексора 13. В соответствии с адресом на входе 14 мультинлексор пропускает на выход 15 требуемый информационный разряд.

Если 8 и S не равны, то на вы1 ходе блока 4 сравнения появляется разрешающий сигнал, который открывает элементы И 6 и пропускает через них S на вход сумматоров 8.

В результаТе сложения по модулю два и информационных разрядов считанного модуля и контрольных сигналов С,-С 1

1501174 формируется исправленное значение разрядов модуля, из которых мультиплексор 13 пропускает адресуемый разряде

Таким образом, для коррекции информации независимо от числа модулей требуется всего по одному блоку перестановки, сравнения, блоку элементов И и блоку сумматоров по модулю два, что существенно уменьшает аппаратные затраты.

Формула и з обретения

Устройство декодирования для коррекции одиночных модульных ошибок с одноразрядным выходом, содержащее блок вычисления синдрома, первый вход которого является входом контрольных разрядов устройства, второй вход блока вычисления синдрома является входом информационных разрядов устройства, блок сравнения, первый вход которого соединен с первым выходом блока вычисления синдрома, блок элементов И, первые входы которых подключены к второму выходу блока вычисления синдрома, а вторые входы— к выходу блока сравнения, блок сумматоров по модулю два, первые входы

5 которых подключены к выходам элементов И, о т л и ч а ю щ е е с я тем, что, с целью повышения надежности устройства, оно содержит блок перестановок разрядов, информационный вход которого соединен с вторым выходом блока вычисления синдрома, а выход — с вторым входом блока сравнения, первый мультиплексор, информационньп» вход которого соединен с вхо15 дом информационных разрядов устройства, адресный вход первого мультиплексора объединен с адресным вхо» дом блока перестановки разрядов и является первым адресным входом уст20 ройства, а выход первого мультиплексора подключен к вторым входам сумматоров по модулю два, второй мультиплексор, информационные входы которого подключены к выходам сумматоров

25 по модулю два, адресный вход является вторым адресным входом устройства, а выход — выходом устройства.

1501174 с/ фиа2

111

1 11 11(3 1 а 1

Составитель Г.Аникеев

Редактор M.Íåäîëóæåíêî Техред М.Ходанич . Корректор H.ÁîðHñîâà

Заказ 4879/51 Тираж 558 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР.

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101

3.13 1+

f

1

1 1

1 1 1!

1 1 1

I I Y I IO

>р 4g 4зА ОХ