Устройство обмена данными

 

Изобретение относится к вычислительной технике и может быть использовано для высокопроизводительных процессоров или систем с магистральной организацией. Цель изобретения - расширение функциональных возможностей устройства за счет формирования признаков подготовки данных для нескольких подпрограмм вспомогательного процессора. Устройство содержит блок 1 дешифрации номера регистра, блок 2 регистров, блок 3 вывода информации. Блок 1 содержит N постоянных запоминающих узлов 4<SB POS="POST">1</SB>...4<SB POS="POST">N</SB>, первый шифратор 5, регистр 6, элемент 7 задержки, дешифратор 8, второй шифратор 9, элементы 10<SB POS="POST">1</SB>...10<SB POS="POST">к</SB> И, регистры 11<SB POS="POST">1</SB>...11<SB POS="POST">к</SB> сдвига, элемент ИЛИ 12, третий шифратор 13. Блок 2 содержит (L-1) регистров 14<SB POS="POST">1</SB>...14<SB POS="POST">L-1</SB>, без установки в нулевое состояние и регистр 14 с установкой в нулевое состояние, блок 3, коммутатор 15. Содержит также центральный процессор 16, вспомогательный процессор 17, шины данных 18, адреса 19, управления 20. 2 з.п.ф. 1 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

А2

„ЬФ,.1615731 (S1) 5 G 06 F 15/16

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

18

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ГЮ ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ П»НТ СССР

1 (61) 1325497 (21) 4677217/24-24 (22) .27.02.89 (46) 23.12.90. Бюл. № 47 (72) Е. Я. Ваврук (53) 681. 235 (088. 8) (56) Авторское свидетельство СССР № 1325497, кл. G 06 F 15/16, 1986. (54) УСТРОЙСТВО ПБМЕНА ДАННЫИ (57) Изобретение относится к вычислительной технике и может быть использовано дня высокопроизводительных процессов.или систем с магистральной организацией. Цель изобретения — расши рение функциональных возможностей уст, ройства за счет формирования призна, ков подготовки данных для нескольких

2 под пр о грамм в с помо га тельного про цессора. Устройство содержит блок 1 депяфрации номера регистра, блок 2 регистров, блок 3 вывода информации.

Блок 1 содержит и постоянных запоминающих узлов 4g...4„, первый шифратор

5, регистр 6, элемент 7 задержки, дешифратор 8, второй шифратор 9, элементы:10 ...10 И, регистры 11» ...11 сдвига, элемент ИЛИ 12, третий шифратор 13. Блок 2 содержит (1-1) регистров 14» ...14 без установки в нулевое состояние и регистр 14 с установкой в нулевое состояние, блок 3, коммутатор 15. Содержит также центральный 16 и вспомогательный 17 процессоры, шины ф данных 18, адреса 19 и управления 20.

2 з.п. ф-лы,. 1 нл. — г — Г

Яф

Ь

СЛ 3

©Р

1615731

Изобретение относится к вычисли." тельной технике, может быть исполь". зовано для высокопроизводительных процессоров или систем с магистральной организацией и является усовер ".; шенствованием изобретения по авт. св. ,"№ 1325497.

Цель изобретения - расширение функциональных возможностей устройства за счет формирования признаков подготовки данных для нескольких подпрограмм вспомогательного процессора.

На чертеже приведена функциональная схема устройства.

Устройство содержит блок 1 дешифрации номера регистра,. блок 2 регистров, блок 3 вывода информации, и по- стоянных запоминающих узлов 4 блока

,1, шифратор 5 бпока 1, регистр 6 бло ка 1, элемент 7 задержки блока дешифратор 8 блока 1, шифратор 9 блока 1, К элементов И 10 блока 1, К регистров 11 сдвига блока 1, элемент ИЛИ 12, шифратор 13 блока i, 1 регистров 14 блока 2, коммутатор

15 блока 3, центральный 16 и вспомогательный 17 процессоры, шину 18 данных, шину 19 адреса, шину 20 управления.

Устройство работает следующим об,. разом.

По сигналу начальной установки регистры 11 устанавливаются в нулевое состояние. Центральный процессор 16 управляет работой системы: осущест вляет сигментацию памяти, вычисляет адреса операндов, сами операнды и ! .т.д. Вспомогательный процессор 17 является специализированным и выпол,няет сложные математические операции. ,При работе системы на шине 19 адреса находится адрес, на шине 18 — данные, по шине 20 формируют сигналы управления. Каждый адрес распо"-нается на ,узлах 4 и 5, и если операнд "принадлежит" процессору 17, на одном из выходов шифратора 5 появляется сигнал единичного уровня, который по сигналу на входе страбирования адреса устройства (с шины 20) записывается =в регистр 6. С выхода регистра 6 сигналы: дешифрируются в дешифраторе 8 и поступают на входы выборки соответству-, ющих регистров 14 ...14 »„. Одновременно сигналы с выхода- регистра 6 поступают на входы шифратора 9, на выходах которого формируются сигналы, определяющие принадлежность операнда к определенной подпрограмме процессора 17. Сигнал на входе стробирования адреса, задержанный на элементе

7 задержки, на время задержки на элементах 6 и 9 поступает на входы элементов И 10, стробируя информацию, поступающую из шифратора 9.

Сигналы с единичного уровня с шифратора 9 через открытые элементы И 10 поступают на синхровходы соответствующих регистров 11 осуществляя тем самым сдвиг единичной информации в сторону старших разрядов (в общем спучае сдвиг может быть в любую сторону; все завиаит от сигналов на управляющих входах регистров сдвига).

После этого по шине данных поступают данные, которые по сигналу стробированин данных записываются в регистры 14.

После подготовки всех операндов некоторой подпрограммы на старшем разряде выхода соответствующего регистра

11 паявляе-.ся сигнал единичного уровня, KQTopbIII через элемент ИЛИ 12 поступает на управляющий вход процессора 17. Па этому: сигналу процессор 17 считывает информацию с регистра 14 9 выставляя на адресном входе коммутатора 15 соответствуипций адрес. Информация с регистра 14р указывает процессору 17 номер подпрограммы, которую необходима обработать. Определив номер подпрограммы, процессор 17 считывает пооче35 редна необходимые операнды с саответстующих регистров 14 ... 14 у, посыпая на адресные входы коммутатора 15 соответствующие коды. После считывания операндов (или после отработки данной падпрограм»

40 мы в зависимости от управляющей программы процессора 17) процессор 17 выставляет адрес, который шифрируется на шифраторе 13, и сигнал единичного уро вня устанавливает в нупевое состояние

45 соответствующий регистр 11 и триггер регистра 14 . В общем случае может формироваться одновременна несколько сигналов единичного уровня на выходах регистров 11. Тогда процессор 17 осу50 ществляет последовательно обработку подпрограмм. После окончания выполнения подпрограммы вспомогательный процессор 17 выдает соаащение центральному процессору 16 об окончании рабо55 ты па обработке определенной подпрограммы. .Формула изобретения .

1 Устройство обмена данными по авт. св. № 1325497, о т л и ч a I

Составитель Л. Логачева

Техред Л.Сердюкова Корректор N.Ïîæî

Редактор А. Козориз

Заказ 3989 Тираж 566 Подписное

РЧИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г.ужгород, ул. Гагарина,101

5 161 щ е е с я тем, что, с целью расширения функциональных воэможностей за счет формирования признаков подготовки дайных, второй и третий выходы блока дешифрации номера регистра со- единены соответственно с вторым информационным и вторым управляющим входамн блока регистров, второй адресный вход устройства соединен с вторым входом блока дешифрации номера регистра, . четвертый выход блока дешифрации номера регистра является управлякицим выходом устройства.

2. Устройство по и. 1, о т л и— ч а ю щ е е с я тем, что блок дешифрации номера регистра дополнительно содержит второй и третий шифраторы, элемент задержки, К элементов И, К— регистров сдвига и элемент ИЛИ, выход которого соединен с четверть1м выходом блока дешифрации номера регистра, а входы — соответственно с выходами К регистров сдвига, синхровходы которых соединены соответственно с выходами

К элементов И, первые входы которых через. элемент задержки соединены с входом стробирования,блока, вторые входы К элементов И соединены соот5731 6 ветственно с выходами второго шифратора вход которого соединен с выхо дом регистра, выходы третьего шифратора соединены соответственно с входа, ми установки в нулевое состояние К регистров сдвига, входы сдвига которых подключены к уровню логической единицы, выходы К регистров сдвига и выходы третьего шифратора подключены соответственно к второму и третьему выходам блока, вход третьего шифратора является вторым входом блока.

-,3. Устройство по п. 1, о т л и— ч а ю щ е е с я тем что блок регистров содержит 1 регистров, информационные входы (I-1) регистров соединены с первым информационным входом

20 блока регистров, входы выборки (1-1) регистров соединены с первым управляющим входом блока, синхровходы 1 регистров соединены и подключены к входу стробирования данных блока, ин25 формационный вход 1-ro регистра явля ется информационным входом блока, а входы установки в нулевое состояние— вторым управляющим входом блока, выходы 1 регистров являются выходами

30 6поК< !