Матричный накопитель для постоянного запоминающего устройства

 

Изобретение относится к вычислительной технике и может быть использовано в электрически перепрограммируемом постоянном запоминающем устройстве на МНОП- транзисторах, Целью изобретения является повышение надежности матричного накопителя. Поставленная цель достигается за счет того, что стоки запоминающих транзисторов элементов памяти подключены к соответствующим разрядным шинам аторой группы, истоки разрядных транзисторов подключены к соответствующим разрядным шинам второй группы, а затворы - к шине разрешения записи. 1 ил.

союз советских

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

rsi>s 6 11 С 17/00

ГОСУДАРСТ8ЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4833752/24 (22) 04.06.90 (46) 23.08.92. Бюл. ¹ 31 (71) Научно-исследовательский институт

"Восток" (72) В, И. Овчаренко и B. Д. Финк (56) Авторское свидетельство СССР № 1015440, кл. G 11 С 17/00, 1983.

Авторское свидетельство СССР

¹ 448833003366, кл. G 11 С11/40,,1973. (54) МАТРИЧНЫЙ НАКОПИТЕЛЪ ДЛЯ ПОСТОЯННОГО ЗАПОМИНАЮЩЕГО УСТРОЙСТВА

Изобретение относится к вычислительной технике и может быть использовано в электрически перепрограммируемом запоминающем устройстве на запоминающих

МНОП-транзисторах, сохраняющих информацию при отключении источника питания.

Цель изобретения — повышение надежности работы матричного накопителя путем исключения замыканий, пробоя диэлектрика, паразитных конденсаторов между адресными шинами второй и первой групп, увеличения пороговых напряжений паразитных транзисторов.

На чертеже приведена эквивалентная электрическая схема фрагмента матричного накопителя и указанием в качестве примерз паразитных МДП-транзисторов между соседними разрядными шинами первой группы;

Матричный накопитель содержит запоминающий транзистор 1 ячейки памяти, „, Ы „„1756939 А1 (57) Изобретение относится к вычислительной технике и может быть использовано в электрически перепрограммируемом постоянном запоминающем устройстве на

МНОП- транзисторах. Целью изобретения является повышение надежности матричного накопителя. Поставленная цель достигается за счет того, что стоки запоминающих транзисторов элементов памяти подключены к "".îîòâåòñòâóþùèì разрядным шинам второй группы, истоки разрядных транзисторон подключены к соответствующим разрядным шинам второй группы, а затворы— к шине разрешения записи. 1 ил. ключевой транзистор 2 этой ячейки, первую и вторую группы адресных шин 3, 4, первую и вторую группы разрядных шин 5 и 6, разрядный транзистор 7, адресную шину 8 третьей группы, шину 9 питания, паразитный МДП-транзистор 10. В перекрестиях .(Я групп адресных и разрядных шин расположены ячейки памяти.

Каждая из ячеек памяти состоит из запоминающего транзистора 1 и ключевого транзистора 2, причем исток запоминаюшего транзистора 1 соединен со стоком ключевого транзистора 2.

Затворы запоминающих транзисторов ь

1 ячеек памяти каждой строки накопителя объединены и подключены к адресной шине

3 первой группы. Затворы ключевых транзисторов 2 каждой строки объединены и подключены к адресной шине 4 второй группы.

Строки запоминающих транзисторов 1 ячеек памяти каждого столбца объединены и

1756939 ф0 !5

30

50 подключены к разрядной шине 5 группы, истоки ключевых транзисторов 2 каждого столбца объединены и подключены к разрядной шине 6 второй группы, Затворы разрядных транзисторов 7 объединены и подключены к адресной шине

8 третьей группы, истоки разрядных транзи. сторов 7 подключены к соответствующим разрядным шинам 5 первой группы, стоки разрядных транзисторов 7 объединены и подключены к шине 9 питания.

В каждой ячейке памяти матричного накопителя имеется паразитный МДП-транзистор 10, затвором которого является адресная шина 3 первой группы, а стоком и истоком — соседние разрядные шины 5 первой группы.

Матричный накопитель работает следующим образом.

В режиме общего стирания информации на разрядные шины 5 и 6 первой и второй группы подают высокое положительное импульсное напряжение относительно аДресных шин 3 первой группы, В результате пороговое напряжение всех запоминающих транзисторов 1 становится отрицательным, что эквивалентно проводящему состоянию запоминающих транзисторов 1 в режиме считывания информации.

В режиме программирования на все адресные шины 4 второй группы подают нулевое напряжение, все ключевые транзисторы

2 находятся в закрытом состоянии.

На адресную шину 8 третьей группы, шину 9 питания подают низкое положительное напряжение. На невыбранные разрядные шины 5 первой группы подают высокое положительное импульсное напряжение, при этом подключенные к ним разрядные транзисторы 7 находятся в закрытом состоянии.

На выбранные разрядные шины 5 первой группы через открытые разрядные транзисторы 7 подают низкое положительное напряжение, На выбранную адресную шину

3 первой группы — высокое положительное импульсное напряжение, на остальные адресные шины 3 первой группы = нулевое напряжение.

Под действием этих напряжений пороговые напряжения выбранных запоминающих транзисторов 1 становятся высокими положительными, эквивалентными нулевому состоянию в режиме считывания информации. Состояния невыбранных запоминающих транзисторов 1 сохраняются неизменными.

В режиме считывания информации на все разрядные шины 5 первой группы, адресные шины 3 первой группы, адресные шины 8 третьей группы подают нулевое напряжение, разрядные транзисторы 7 находятся в закрытом состоянии, На выбранную адресную шину 4 второй группы подают низкое положительное напряжение, на остальные адресные шины 4 второй группы — нулевое напряжение, на выбранные разрядные шины 6 второй группы подают низкое положительное напряжение, остальные разрядные шины 6 второй груп".û отключают.

Под действием этих напряжений ключевые транзисторы 2 выбранной строки находя -ся в открытом состоянии, остальные — в закрытом состоянии. Через запоминающие транзисторы 1 выбранной строки и ключевые транзисторы 2 протекает (не протекает) ток при отрицательном (положительном) flQроговом нзпряже ъ".. запоминающих транзисторов 1, что эквива ентно единичному (нулевому) состоянию выС ."-. -.-Iûõ ячеек памяти.

Формула изобретения

Матричный накопитель для постоянного запоминающего устройства, содержащий элементы памяти, каждый из которых состоит иэ запоминающего транзистора и ключевого транзистора, сток которого соединен с истоком запоминающего транзистора, затворы запоминающих транзисторов элементов памяти подключены к соответствующим адресным шинам первой группы, затворы ключевых транзисторов элементов памяти подключены к соответствующим адресным шинам второй группы, истоки ключевых транзисторов элементов памяти подключены к соответствующим разрядным шинам первой группы, разрядные транзисторы, стоки которых подключены к шине питания, отличающийся тем, что, с целью повышения надежности матричного накопителя, стоки запоминающих транзисторов элементов памяти подключены к соответствующим разрядным винам второй группы, истоки разрядных транзисторов подключены к соответствующим разрядным шинам второй группы, а затворы — к шине разрешения записи.

1756939

Составитель С.Королева

Редактор Н.Химчук Техред М.Моргентал Корректор Е.Папп

Заказ 3091 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж 35, Раушская наб„4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина. 101