Устройство для параллельной передачи информации

 

союз соВетских

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (я)5 G 06 F 12/00

ГОСУДАРСТВЕННОЕ ПАТЕНТНОЕ

ВЕДОМСТВО СССР (госпАте нт ссс Р) ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛ ЬСТВУ (21) 4872190/24 (22) 08.10.90 (46) 15.02.93. Бюл. № 6 (72) А. В. Бородавко, М. В. Уханов, О. А.

Королев и В, М. Емелин (56) Авторское свидетельство СССР

N1499355,,кл. G 06 F 12/00, 1989.

Авторское свидетельство СССР

¹ 297070, кл. G 11 С 9/00, 1971.

Авторское свидетельство СССР . N 1264240, кл. G 11 С 11/00, 1986, (54) УСТРОЙСТВО ДЛЯ ПАРАЛЛЕЛЬНОЙ

ПЕРЕДАЧИ ИНФОРМАЦИИ (57) Изобретение относится к вычислительной технике и может быть использовано в параллельных вычислительных системах с

Изобретение относится к вычислительной технике, в частности к запоминающим устройствам.

Известно запоминающее устройство с параллельным произвольным доступом к строкам и окнам данных, содержащее блок памяти, блок входных данных, блок выходных данных, блок управления, блок модификации адреса, блок деления на группы, блоки мультиплексоров. В устройстве блок памяти содержит 2"=N модулей памяти, Адресное пространство блока памяти разделено на поля размером N Х М, которые состоят из участков размером и X n, что позволяет при формате доступа, равном N, осуществить одновременную выборку части строки или окно размером и Х и в хранимом двумерном массиве слов.

„„Ы3„„17954б5 А1 общим управлением и с основной памятью, состоящей из нескольких независимо адресуемых накопителей. Цель изобретения —. повышение пропускной способности. В устройство, содержащее N коммутаторов входных данных (N — количество параллельно-передаваемых информационных сообщений), N накопителей, введены блок синхронизации, (N+1) блоков постоянной памяти, блок элементов И и К блоков элементов ИЛИ. Это позволяет в соответствии со значением кода преобразования адреса производить параллельно запись— считывание необходимых элементов вектора из памяти ЭВМ. 5 ил., 1 табл, Недостатком этого устройства является низкая пропускная способность из-за невозможности одновременной выборки элементов массива в двоично-инверсной последовательности, в последовательности с шагом, кратным формату доступа, а также диагональных и поддиагональных элементов двумерного массива.

Известно также устройство для управления оперативной памятью, содержащее адресный регистр, разделенный на две части — старшую и младшую, преобразователь кода адреса, управляемые сборники адресов, блоки памяти, дешифратор сигналов уп- . равления сборками адресов, дешифратор сигналов разрешения обращения, входной сдвигатель, выходной сдвигатель. В устройстве младшая часть разрядов адреса определяет номер блока памяти, а старшая часть

1795465 — номер ячейки в выбранном блоке памяти.

Использование преобразователя кода адреса и дешифраторов позволяет с форматом доступа Й осуществить одновременную выборку элементов хранимого массива B lloрядке следования их номеров.

Недостатком этого устройства является низкая пропускная способность из-за невозможности одновременной выборки элементов массива в двоично-инверсной последовательности, в последовательности с шагом, кратным формату доступа, а также диагональных и поддиагональных элементов двумерного массива.

Наиболее близким техническим реше- 15 нием к предлагаемому является оперативное запоминающее устройство, . содержащее адресный регистр, разделенный на две части — старшую и младшую, 20 блоки преобразования адреса, адресные коммутаторы, коммутаторы входнЫх данных, регистр входных данных, коммутаторы выходных данных, рЕгистр выходных данных, накопители, вход адресного регистра является адресным входом устройства, выход старшей части адресного регистра соединен с управляющими входами коммутаторов входных и выходных данных, с входами блоков преобразования адреса и с вторыми информационными входами ад- З0 ресных коммутаторов, выходы блоков преобразования адреса соединены с первыми информационными входами соответствующих адресных коммутаторов, выходы которых соединены с входами старших разрядов адреса соответствующих накопителей, выход младшей части адресного регистра соединен с входами младших разрядов адреса накопителей, входы регистра входных данных являются информационными входами 40 устройства, каждый выход регистра входных данных подключен к соответствующему информационному входу каждого коммутатора входных данных, выходы которых соединены с информационными входами 45 соответствующих накопителей, выход каждого накопителя соединен с соответствую. щим информационным входом каждого коммутатора выходных данных, выходы коммутаторов выходных данных соединены 50 с соответствующими входами регистра выходных данных, выходы которого являются информационными выходами устройства, управляющие входы адресных коммутаторов объединены и являются управляющим 55 входом устройства, В этом устройстве адрес состоит из двух частей — старшей и младшей. Старшая часть адреса устройства определяет номер четверти (при формате доступа N=-4) накопителя, в которой находится адресуемое данное, а младшая часть адреса устройства определяет номер ячейки в этой четверти. Формат доступа определяется числом накопителей в устройстве, Кроме того, старшая часть адреса определяет номер накопителя, в которой записывается данное с нулевого выхода регистра входных данных. При записи информации на входы старших разрядов адреса накопителей поступают преобразованные коды старшей части адресного регистра, что позволяет записывать данные с выходов регистра входных данных в различные четверти различных накопителей. При считывании информации на входы старших разрядов адреса накопителей поступает код с выхода старшей части адресного регистра. Старшая и младшая части адреса выдаются при этом на вход устройства в двоично-инверсном порядке, что позволяет осуществить с форматом доступа N одновременную выборку элементов хранимого массива в двоична-инверсной последовательности, Такая последовательность считывания элементов массива информации необходима для процессоров, выполняющих функцию БПФ, Однако в данном . устройстве невозможно осуществить с форматом доступа N одновременную выборку элементов хранимого массива в последовательности с шагом, кратным формату доступа, а также диагональных и поддиагональных элементов массива, так как эти элементы будут в большинстве случаев расположены в одноименных накопителях. Такая последовательность выборки элементов. массива информации необходима для процессоров, выполняющих операции над матрицами (например, для одновременного обращения к элементам столбцов матриц при их перемножении, для одновременного обращения к диагональным и поддиагональным элементам при вычислении определителей матриц и т.д.).

Недостатком этого устройства является низкая пропускная способность из-за невозможности одновременной выборки N элементов хранимого массива в последова-. тельности с шагом, кратным формату доступа. а также N диагональных и поддиагональных элементов массива, Цель изобретения — повышение пропускной способности устройства за счет рационального размещения элементов вектора в накопителях.

В предлагаемом устройстве элементы вектора с номерами, кратными формату доступа N (N-число накопителей в устройстве), располагаются при записи в зависимости от кода преобразования адреса в различных

1795465

50 накопителях. При этом пропускная способность устройства при обращении к элементам столбцов матриц, а также диагональным и поддиагональным элементам матриц по сравнению с прототипом возрастает пропорционально числу накопителей.

Таким образом, технико-экономическое преимущество изобретения по сравнению с базовым, в качестве которого выбран прототип, как наилучший из известных данного типа, заключается в повышении пропускной способности в И раз. где N — число накопителей в устройстве, Поставленная цель достигается тем, что в оперативное запоминающее устройство, содержащее N коммутаторов входных данных (N — количество параллельно-передаваемых информационных сообщений), N— накопителей, причем выход i-го коммутатора входных данных соединен с информационным входом 1-го накопителя (=О, (N-1), введены блок синхронизации, (N+t) блоков постоянной памяти, блок элементов И и N блоков элементов ИЛИ, причем вход разрешения ввода-вывода информации устройствэ соединен с входом пуска блока синхронизации, первый и второй выходы которого подключены соответственно к входу выборки всех блоков постоянной памяти и управляющему входу блока элементов И, вторая группа адресных входов всех блоков постоянной памяти является первым адресным входом устройства, первая группа адресных входов всех блоков постоянной . памяти объединена с информационным входом блока элементов И и является вторым адресным входом устройства,,третья группа адресных входов всех блоков постоянной памяти является входом. задания кода преобразования адреса устройства, выход i-го блока постоянной памяти соединен с первым входом i-го блока элементов ИЛИ, вторбй вход которого соединен с выходом блока элементов И, выход Ио блока элементов ИЛИ соединен с адресным входом Ио накопителя. выход N-ro блока постоянной памяти соединен с.управляющими входами всех коммутаторов входных данных, 1-ый ин-. формационный вход устройства является jтым информационным входом р-го коммутатора входных данных (i-(j+p)modN;

i=0,(N 1); )=0(М); р-0,(1Й) 1, выход -го накопителя является i-тым информационным выходом устройства, входы разрешения записи и чтения всех накопителей соединены соответственно с третьим и четвертым выходами блока синхронизации.

На фиг. 1 представлена функциональная схема устройства для параллельной передачи информации; на фиг. 2 функциональная схема блока синхронизации; на фиг. 3 и 4 показана структура размещения информации после записи массива из 64 информационных слов в устройстве с числом накопителей N=4 соответственно для их последующей выборки в двоично-инверсной последовательности и для выборки диагональных и поддиагональных элементов массива с форматом доступа, равным N; на фиг. 5 — временные диаграммы работы блока синхронизации, Устройство содержит (фиг. 1) вход 1 разрешения ввода-вывода информации, вход 2 задания кода преобразования адреса устройства, первый адресный вход 3 устройства, второй адресный вход 4 устройства, группу 5 блоков постоянной памяти (5 — О)— (5 — N), блок 6 синхронизации, блок 7 элементов И, группу 8 коммутаторов входных данных (8 — О) — (8 — (М вЂ” 1)), группу 9 накопителей (9-0) — (9-(N-1)), группу 10 блоков элементов ИЛИ (10 — О) — (10 — (N — 1),,группу 11 информационных входов устройства (11 — О)— (11 — (N — 1)), группу 12 информационных выходов устройства (12-0) — (12-(N 1)).

Блок 6 синхронизации (фиг. 2) содержит, например, генераторы пачек импульсов 13 и 14, ждущие мультивибраторы 15 и 16, а также элементы задержки 17 и 18, На фиг. 5 обозначены: ЗП вЂ” сигнал записи, поступающий по первому разряду входа

1 разрешения ввода-вывода информации устройства; СЧ вЂ” сигнал считывания, поступающий в блоке 6 синхронизации по второму разряду входа 1 устройства; ПА— преобразованные адреса на адресных входах накопителей 9; ИВх — информационные сигналы на входах накопителей 9; Ивых— информационные сигналы на выходах 12 устройства.

Устройство работает следующим образом.

Адрес, поступающий по входам 2 и Э устройства. состоит из двух частей — старшей и младшей. Старшая часть адреса определяет номер накопителя 9, а младшая часть — номер ячейки в выбранном накопителе 9.

Старшая часть адреса содержит k=logzN разрядов, а младшая — 2k разрядов, В устройстве для обеспечения одновременной выборки элементов массива в различных последовательностях с форматом доступа N применяется преобразование кода адреса в процессе записи информации. Причем, в процессе записи преобразованная старшая часть разрядов адреса поступает на адресные входы коммутаторов 8 входных данных, Преобразованная младшая часть разрядов адреса поступает на адресные входы нако1795465

10 ставлены в таблице

30

50 пителей 9. При этом вариант преобразования кода адреса определяется сигналами на входе 2 задания кода. преобразования адреса устройства. В процессе считывания информации преобразование адреса не производится. Варианты преобразования кода адреса зависят от прошивки запоминающих элементов блоков 5 постоянной памяти. При этом разряды адресных входов блоков 5 постоянной памяти разделены на три части. Для примера, в устройстве с числом накопителей 9 N=4 для различных вари: антов преобразования адреса прошивка запоминающих элементов блоков 5 предВ устройстве в зависимости от кода преобразования адреса со входа 2 осуществляется перераспределение данных среди накопителей 9. Основной особенностью вычислительной системы„в которой предполагается использование устройства является то, что операции производится над вектороперандами, а результатом работы является результирующий вектор. Под вектором здесь понимается массив данных D, состоящий из элементов Оо, D)...„D, „, 0 -1, где и — ограничивается емкостью памяти. Производительность векторной (матричной)

ЭВМ удается значительно повысить, если записывать данные (элементы вектора) в накопители 9 таким образом, чтобы иметь возможность затем их параллельно считывать с форматом доступа N, В предлагаемом устройстве в зависимости от выполняемой операции векторной (матричной) ЭВМ на вход 2 выдается код преобразования адреса. Количество различных вариантов преобразования адресов определяется разрядностью входа 2 устройства нэ основе выражения m» iog,К где m — число разрядов кода преобразования, k — количество вариантов преобразования, Рассмотрим работу устройства для случая прошивки блоков 5 постоянной памяти, представленного в таблице

В данном примере код преобразования

00 при записи информации соответствует посаедфощему считыванию данных (элементов вектора) в обычной последовательности, код 01 — считыванию данных в двоично-.инверсной последовательности, код 10 — для параллельного считывания элементов столбцов матрицы 8к8 с форматом . доступа 4; код 11 — для параллельного считыванйя диагональных и поддиагональных элементов матрицы 8х8 с форматом доступа 4, Предположим, что в векторной ЭВМ выполняется операция БПФ. Для этого по входу 2 в устройство выдается код преобразования адреса 01. По сигналу с первого разряда входа 1 устройства в блоке 6 синхронизации вырабатывается серия сигналов Х1 для преобразования кодов адресов и ХЗ для записи информации с форматом N 4 в накопители 9 (см, фиг. 5). В результате, элементы обрабатываемого вектора через группу 11 информационных входов устройства в соответствии с таблицей будут записаны в определенном порядке в накопители 9. Если старшая часть кодов адpecos записи устройства была 00, то элементы вектора D0-Обз будут расположены в накопителях 9. в соответствии с фиг, 4. Нетрудно заметить, что такое распределение ,элементов обрабатываемого вектора по ячейкам накопителей 9 позволяет с форма- том дбступа N=.4 считать элементы вектора в двоично-инверсной последовательности, что необходимо при выполнении операции

БПФ в векторной ЭВМ. При этом считывание осуществляется по сигналу с второго разряда входа 1 устройства путем выработки серии управляющих сигналов с выходов

Х2 и Х4 блока 6 синхронизации (см. фиг. 5), Аналогичным образом работает устройство в соответствии с таблицей в случае выполнения векторной ЭВМ операций над матрицами (коды преобразования адреса 10 и 11), Формула изобретения

Устройство для параллельной передачи информаций, содержащее N коммутаторов входных данных (N-количество параллельно-передаваемых информационных сообщений), N накопителей,. причем выход i-ro коммутатора входных данных соединен с информационным входом i-го накопителя . (1=0, й-1), о т л и ч à ю щ е е с я тем, что, с целью повышения пропускной способности, в него введены блок синхронизации, 5 N+1 блоков постоянной памяти, блок элементов И и. N элементов ИЛИ, причем вход разрешения ввода информации устройства соединен с входом пуска блока синхронизации, первый и второй выходы которого подключены к входу разрешения записи всех блоков памяти и управляющему входу блока элементов И соответственно, первая группа адресных входов всех блоков постоянной памяти является первым адресным входом

5 устройства, вторая группа адресных входов всех блоков постоянной памяти объединена с информационным входом блока элементов И и является вторым адресным входом устройства, третья группа адресных входов всех блоков постоянной памяти является

1795455

Ячейки блоков постоянной памяти

Старшая часть адреса

Младшая часть адреса

Код преобразова1 ния

Блок

5 — 0

Блок

5 — 1

Блок

5 — 2

Блок

5 — N

Блок

5 — 3

0000

0000

0000

0000

0000

00

00О1

0001

0001

0001

0001

0010

0010

0010

0010

0010

0011

0011

0011

0011

0011

0100

0100

0100

0100

0100

0101

0101

0101

0101

Oi 01

0110

0110

0110

0110

0110 и

0111

0111

0111

0111

0111

1000

1000

1000

1000

1000

1001

1001

1001

1001

1001

1010

1010

1010

1О1О

1010

1011

1011

1011

1011

1011

1100

1100

1100

1100

1100

Н

1101

1101

1101

1101 i 101

1110

1110

1110

1110

1110

1111 входом задания кода преобразования адреса устройства, выход i-го блока постоянной памяти соединен с первым входом i-го элемента ИЛИ, второй вход которого соединен с выходом блока элементов И, выход i-го 5 элемента ИЛИ соединен с адресным входом

i-го накопителя, выход N-го блока постоянной памяти соединен с управляющими входами всех коммутаторов входных данных, 10

i-e информационные входы которых обьединены и являются i-м информационным входом устройства, выход i-го накопителя является I-м информационным выходом устройства, входы разрешения записи и чтения всех накопителей соединены соответственно с третьим и четвертым выходами блока синхронизации.

Продолжение. таблицы

Ф!

° !

° !

° !

° !

° !

° !

00

00 то же то же то же

0001

0010

0011

0100

0101

0110

0111

1000

1001, 1010

1011

1100

1101

1111 то же

10

01

01

1795465 то же то же то же

0000

0001

0010

0011

1100

1101

1110

1111

1000

1001

1010

1011

0100

0101

0110

0111 то же то же то же то же

0100

0110

ОООО

0001

0010

0011

1100

1110

1111

1000

1001

1010

1011 то же

12 то же то же то же

1000

1001

1010

0100

0101

0110

0000

0010

0011

1100 l101

1111 то же то же то же то же

1100

1110

1000

1001

1010

1011

0100

0101

0110

0111

0000

0001

0010

0011 то же

1795465

Продолжение тэблицы

1795465

Продолжение таблицы

° !! ° то же то же то же то же то же то же то же то же то же то же то же то же

-o же то же то же

0100 0110

Ф!

I °

01

00

1001

1010

1011

1100

1101

1110

1111

0000, то же

0000

0000 то же

0000

ООО1

0010

0011

0100

0101

0110

10

10

1001

0111

0101

1101

0011

1011

0110

0100

0010

ОООО 1000

0110

1100

0100

1010

1011

0001

1001

0111

1111

0101

1101

0000

0110

0100

0010

1010

0000

10001110

0110

1100

1101

0011

1011

0001

1001

0111 1 111

0010

0000

0110

1100

0010

1010

0000

1000

1110

1111

0101

1101

0.011

1011

0001

1001

0100

0010

0000 тоже

1110

0100

1100

0010

1010

0000

18

1 7954б5

Продолжение таблицы

2-1

1795465 питель2 млкопиталь 0 нАкопитель L нАкоттитель 2 н конкжвь5

1795465

Х2

ИВА йиг. 5

Редактор

Заказ 431 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул,Гагарина, 101

ЗП

СЧ х4

ПА

Составитель А,Бородавко

Техред М.Моргентал Корректор Т.Палий