Запоминающее устройство

 

О П И С А Н И Е 37894У

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Сова Советских

Социалистических

Республик

Зависимое от авт. свидетельства №

Заявлено 18.II.1971 (№ 1627724/18-24) с присоединением заявки №

Приоритет

Опубликовано 18.1Ч,1973. Бюллетень № 19

Дата опубликования описания 2l.V1.1973

М. Кл. G Ilc 7. 04

Комитет по делам иааоретений и открытий при Совете Министров

СССР

УДK 681.327,66 (088.8) Авторы изобретения

Г. Г. Мамджян и А. А. Мерзляков

3 ая витель

ЗАПОМИНАК)ЩЕЕ УСТРОЙСТВО

Изобретение относится к области цифровой вычислительной техники и может быть использовано при построении запоминающих устройств (ЗУ).

Известны запоминающие устройства, содержащие накопитель, соединенный с блоком управления по адресным и разрядным цепям, блоками считывания и блоком синхронизации, связанным с блоком управления по адресным и разрядным цепям.

Однако такие устройства имеют небольшую надежность работы при изменении температуры внешней среды и при изменении значений напряжений и внутренних параметров ЗУ.

В предлагаемом запоминающем устройстве на ферритовых сердечниках в блок управления по адресным и разрядным цепям введен дополнительный адресно-разрядный канал, соединенный с адресными и разрядными цепями дополнительного разряда накопителя, цепь считывания которого связана с усилителем считывания, соединенным выходом со входами N амплитудных дискриминаторов с различными уровнями порогов срабатывания, выходы которых подключены к единичным входам N триггеров, нулевые входы которых и блокировочиые входы амплитудных дискриминаторов объединены и соединены с блоком синхронизации, причем единичные выходы триггеров связаны с цифроаналоговым преобразователем, выход которого йодключеи k управляющим входам блоков считывания.

На чертеже изобра>кена блок-схема предлагаемого ЗУ.

5 Оно состоит из накопителя 1, синхронизатора 2, блока 3 управления по адресным и разрядным цепям, блоков считывания 1, дополнительного разряда 5 в накопителе 1, одного дополнительного адресно-разрядного канала

10 6 в блоке 3 управления по адресным н разрядным цепям, усилителя считывания 7 с nîполиительиого разряда 5, N амплитудных дискриминаторов 8, N триггеров 9, цифроаналогового преобразователя 10.

15 На вход 11 синхронизатора поступает импульс обращения, а иа вход 12 — сигнал режима работы (запись или считывание), на входы 13 и 14 блока управления поступают соответственно сигналы выбора адреса и ии20 формация, а с выходов 15 считанная информация поступает иа выход ЗУ.

Схема работает следующим образом.

Перед началом работы с синхронизатора 2 подается обращение к дополнительному an25 ресио-разрядному каналу 6 блока управления по адресным и разрядным цепям. Сигнал, считанный при этом с дополнительного адреса в дополнительном разряде 5, в котором постоянно записывается единица, подается иа

30 вход усилителя считывания 7 (с постоянным

378947

Л= свах Ecmin

30 коэффициентом усиления) . Усиленный считанный сигнал поступает на N амплитудные дискриминаторы 8, которые производят квантование сигнала. Порог срабатывания первого дискриминатора 8 устанавливается равным минимально возможной амплитуде сигнала на выходе усилителя считывания 7 Е„,р.i†=

= Есп, при наихудших сочетаниях внешних и внутренних допустимых условиях работы.

Пороги срабатывания последующих дискриминаторов увеличиваются от Еоор 2 — (Еспйп+

+-Л) до F„, = (Е,;„+ (Л вЂ” 1)Л) в последнем N-ом дискриминаторе 8. Здесь Л вЂ” шаг квантования. При этом максимальная величина порога, соответствующая N-му дискриминатору, должна удовлетворять условию

Епор ж — Естах Л, где Е„„,, — максимальная амплитуда сигнала íа выходе усилителя считывания 7 при соответствующих сочетаниях допустимых внешних и внутренних условий работы. Шаг квантования определяется по формуле

Выходы амплитудных дискриминаторов 8 заводятся на единичные входы N триггеров 9, фиксирующих амплитуду считанного сигнала в цифровой форме. Причем íа триггерах 9 может быть записан N-значимый N-комбинационный код, количество единиц в котором однозначно определяют амплитуду считанного сигнала.

Единичные выходы N триггеров подаются на цифро-аналоговый преобразователь 10, производящий обратное преобразование сигнала из цифровой формы в аналоговую. Следовательно, на выходе цифро-аналогового преобразователя 10 устанавливается постоянное напряжение, пропорциональное амплитуде считанного сигнала. Это напряжение поступает на блоки считывания 4 и задает либо коэффициент усиления, либо порог срабатывания амплитудных дискриминаторов в усилителях считывания блоков считывания. Таким образом, перед началом работы блоки считывания 4 настраиваются на прием сигналов, соответствующих внешним условиям. Затем производится обращение к рабочим адресам ЗУ, а работа амплитудных дискриминаторов 8 запрещается специальным сигналом с синхронизатора. По истечении времени, определяемого инерционностью изменений внешних условий Т„„, то есть времени, в тече5

50 ние которого внешние условия можно счйтать постоянными, триггеры 9 обнуляются, сигнал запрета с дискриминаторов 8 снимается, позволяя тем самым произвести анализ считанного с дополнительного разряда сигнала, преобразовав его в цифровую форму, запомнить его в триггерах 9 и установить новое напряжение на выходе цифро-аналогового преобразователя 10, соответствующее измеHp0íûì внешним условиям. Если время задержки установившегося напряжения на выходе цифро-аналогового преобразователя относительно импульса обращения меньше времени цикла ЗУ, то анализ считанной информации в блоках 7 — 10 можно производить при каждом рабочем обращении к ЗУ. Необходимая точность отслеживания напряжения па выходе аналого-цифрового преобразователя за амплитудой считанного сигнала, а следовательно, и за изменением внешних условий работы определяется числом уровней квантования N, то есть количеством амплитудных дискриминаторов 8, триггеров 9 и входов цифро-аналогового преобразователя 10. Практически значения 0=3 — 5 дают уже существенное расширение области работоспособности ЗУ.

Предмет изобретения

Запоминающее устройство содержащее накопитель, соединенный с блоком управления по адресным и разрядным цепям, блоками считывания и блоком синхронизации, связанным с блоком управления по адресным и разрядным цепям, отлича ощееся тем, что, с целью повышения надежности работы устройства, в блок управления по адресным и разрядным цепям введен дополнительный адресно-разрядный канал, соединенный с адресными и разрядными цепями дополнительного разряда накопителя, цепь считывания которого связана с усилителем считывания, соединенным выходом со входами У амплитудных дискриминаторов с различными уровнями порогов срабатывания, выходы которых подключены к единичным входам N триггеров, нулевые входы которых и блокировочпые входы амплитудных дискриминаторов объединены и соединены с блоком синхронизации, причем единичные выходы триггеров связаны с цифроаналоговым преобразователем, выход которого подключен к управляющим входам блоков считывания, 878947

Редактор A. Бер

Заказ 1704!11 Изд. М 449 Тираж 576 Подписное

ЦНИИПИ Комитета по делам изобретений и открытий при Совете Министров СССР

Москва, Ж-35, Раушская паб., д. 4/5

Типография, пр. Сапунова, 2

Составитель Г. Милославский

Техред 3. Тараненко

Корректоры: Е. Давыдкина и Н, Луковцева