Оперативное запоминающее устройство

 

(72) Автор изобретения

Э. 3 ° Тенк (7!) Заяыитель (54) ОПЕРАТИВНОЕ ЗАПОМИНА1МЦЕЕ УСТРОЙСТВО

Изобретение относится к вычислительной технике, в частности к запоминающим устройствам.

Известны динамические МДП-оперативные запоминающие устройства (ОЗУ), например, ТМ 4070 fl). Обязательным элементом динамического ОЗУ является столбцовый усилитель считывания (усилитель считывания регенерации). В функции этих усилителей входят усиле10 ние сигналов считывания в режиме считывания и работа в составе схемы регенерации совместно с таймером и коммутационным устройством. Назначение схемы регенерации - восстановление

1$ информации во всех ячейках памяти, где она хранится в виде заряда на запоминающем конденсаторе и с течением времени разрушается в результате действия токов утечки.

Известны МДП оперативные запоминающие устройства (ОЗУ), выполненные на базе ячеек памяти (ЯП) с внутренней регенерацией f2) Недостатком этих устройств является низкое быстродействие, обусловленное большой длительностью процесса регенерации в ячейках памяти выбранной строки накопителя.

Известно оперативное запоминающее устройство, которое содержит ячейки памяти с внутренней регенерацией, два дешифратора, блоки записи и считывания блоки управления в каждом столбце

Недостатком указанного устройства является низкое быстродействие, обусловленное длительным процессом регенерации в лолувыбранных ЯП, т. е. в ячейках выбранной строки матрицы, Условия регенерации в таких ЯП существенно отличаются от условий регенерации в невыбраннцх ЯП, так как в последних в процессе регенерации информация считывается на небольшую по величине внутреннюю емкость ЯП, тогда как в полувыбранных ячейках к этой емкости добавляется несоизмеримо большая

Формула изобретения

Оперативное запоминающее устройство, содержащее ячейки памяти, соединенные по матричной схеме, два дешифратора, блоки записи и считывания, блок управления в каждом столбце, причем выходы первого дешифратора соединены с адресными входами соответствующих ячеек памяти, информационные входывыходы которых соединены с входамивыходами соответствующих блоков управления, первые входы которых соединены с выходами второго дешифратора, 3 86883 емкость числовой шины. Следовательно, в полувыбранных ЯП регенерация уже не является внутренней. Время считывания информации иэ выбранной ЯП при достаточно чувствительном усилителе считывания значительно меньше времени считывания иэ полувыбранных ячеек при регенерации информации в последних.

Таким образом, время цикла в ОЗУ, выполненном на базе ЯП с внутренней регенерацией, определяется временем регенерации в полувыбранных ячейках.

Цепь изобретения — повышение быстродействия оперативного запоминающего устройства, выполненного на базе ячеек памяти с внутренней регенерацией.

Поставленная цель достигается г ем, что в оперативное запоминающее устройство> содержащее ячейки памяти, соединенные по матричной схеме, два дешиф20 ратора, блоки записи и считывания, блок управления в каждом столбце, причем выходы первого дешифратора соединены с адресными входами соответствующих ячеек памяти, информационные входы25 выходы которых соединены с входамивыходами соответствующих блоков управления, первые входы которых соединены с вьгходами второго дешифратора, вторые входы соединены с выходом бло30 ка записи, а выходы — с входом блока считывания, введены усилители в каждый столбец, вход-выход каждого иэ которых соединен с соответствующей числовой шиной соответствующего столбца, а адресные входы усилителей подключены к соответствующим выходам второго дешифратора.

На чертеже изображено оперативное запоминающее устройство.

Устройство содержит ячейки 1 памя- 40 ти; первый дешифратор 2, второй. дешифратор 3, блок 4 записи, блок 5 считыванин, блоки 6 управления, усилители

7; числовую шину 8, В оперативном запоминающем устройстве выходы первого 45 дешнфратора 2 соединены с адресными . входамн соответствующих ячеек I памяти информационные входы-выходы кото) рых соединены с входами-выходами соответствующих блоков управления 6, пер- 50 вые входы которых соединены с выходами второго дешифратора 3, вторые входы соединены с выходом блока 4 записи, а выходы " с входом блока 5 считывання, вход-выход каждого из усилителей 55 7 соединен с соответствующей числовой шиной 8, а адресный вход - c,ñîîòaeòñòвующим выходом второго дешифратора 3.

I 4

Устройство работает следующим образом.

В режиме считывания или записи дешифратор 2 возбуждает одну из строк матрицы, отпирая адресные транзисторы

an всех ЯП 1 этой строки. Одновременно с дешифратором 2 работает дешифратор

3, возбуждающий блок 6 управления в одном из столбцов матрицы. Блок управ. ления подключает выбранную числовую шину 8 к блоку 5 считывания в режиме считывания или блоку 4 записи в режиме записи.

Одновременно с считыванием или записью в выбранную ЯП, во всех остальных ячейках происходит регенерация. В процессе регенерации информации в по" лувыбранных ЯП заряд соответствующих числовых шин осуществляется лишь до уровня напряжения, определяемого чувствительностью усилителей 7. Далее регенерация осуществляется через усилители 7, которые форсируют заряд соответствующих числовых шин. В режиме записи усилитель 7 выбранного столбца отключается сигна;ом соответствующего выхода дешифратора 3. При реализации изобретения в ОЗУ с иншоомапионной емкостью 1024 бита (микросхема К535

РУ2) усилители 7 занимали площадь кристалла около 0,7 мм при общей площади кристалла 19,5 мм . В то же время они позволяют уменьшить длительность тактового импульса считывания с

1,25 мкс до 0,5 мкс и сделать минимальное время цикла равным 2 мкс (вместо 2,5 в микросхеме К 535 РУ 2).

Таким образом, исследования экспериментальных образцов предлагаемого изобретения показывают, что увеличение площади кристалла на 3,67 позволяет повысить быстродействие более чем на

257.

Составитель В. Гордонова едахтор E. Спиридонова . Техред А.Савка КоРРекторС. Шекмар

Тираж 648 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Заказ 8340/75

Филиал IIIIII "Патент", г. Ужгород, ул. Проектная, 4

5 86883 вторые входы соединены с выходом блока записи, а выходы — с входом блока считывания, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия устройства, оно содержит в каждом столбце усилители, вход-выход каждого из которых соединен с соответствующей числовой шиной, а адресные входы усилителей подключены к соответствующим выходам второго дешифратора, Источники информации, принятые во внимание при экспертизе

I. Электроника. — 11 10, 1976, с. 26-33.

2. Патент США У 3878404, кл. 340-174, опублик. 1977 (прототип),