Вычислительное устройство

 

Изобретение относится к вычислительной технике и может быть использовано при разработке быстродействующих устройств умножения чисел специализированных ЭВМ0 Особенно эффективно его использование при применении БИС и СБИС Целью изобретения является повышение быстродействия при вычислении суммы парных произведений . Новым в устройстве, содержащем регистр 1 множимого, блоки 2 вычисления разрядных значений произведения, буферные регистры первой 3 и второй 4 групп, элемент 9 задержки и коммутатор 5, является введение двух регистров 6, 7 промежуточного результата и сумматора 8, обеспечивающих положительный эффект 1 ил„

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

„.80„„1 42464 (gg)g G 06 F 7/52

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А ВТОРСНОМЪГ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ННТ СССР

1 (21) 4458451/24 (22) 11,,07,,88, (46) 15,,04.91; Бюл. ¹, 14 (72) А.А., Шостак и В;В. Яскевич (53) 681. 325 (088. 8) (56) Авторское свидетельство СССР № 888109,. кл. G 06 F 7/52, 1978, Авторское свидетельство СССР № 1536374, кл, G 06 F 7/52, 08,04„88„ (54) ВЫЧИСЛИТЕЛЪНОЕ УСТРОЙСТВО (57) Изобретение относится к вычислительной технике и может быть использовано при разработке быстродействующих устройств умножения чисел спе2 циализированных ЭВМ, Особенно эффективно его использование при применении БИС и СБИС, Целью изобретения является повьппение быстродействия при вычислении суммы парных произведений. Новым в устройстве, содержащем регистр 1 множимого, блоки 2 вычисления разрядных значений произведения, буферные регистры первой 3 и второй

4 групп, элемент 9 задержки и коммутатор 5, является введение двух регистров 6, ? промежуточного результата и сумматора 8, обеспечивающих положительный эффект. 1 ил.

1642464

Изобретение относится к вычислительной технике и мажет быть использовано при разработке быстродействующих устройств умножения чисел для специализированных ЭВМ, удобных для изготовления с применением больших и сверхбольших интегральных схем (сомнажители могут быть представлены в любой позиционной системе счисления) .

Целью изобретения является повышение быстродействия при вычислении суммы парных произведений.

На чертеже приведена функциональная схема вычислительного устройства„

Устройство содержит Tl-ðàçðÿäíûé регистр 1.мнажимого, Il блоков 2 вычисления разрядных значений произведения, и буферных регистров 3 первой группы, и буферных регистров 4 второй группы, коммутатор 5, первый 6 и второй 7 и-разрядные регистры промежуточного результата, одноразрядный сумматор 8, элемент 9 задержки, первый 10, второй 11 и третий 12 управляющие входы, вход 13 коррекции, вход 14 множителя и вход 15 множимого, выходы младших 16 и старших 17 разрядов результата.

Регистр 1 предназначен для хранения значений и-разрядных множимых, регистры 3 и 4 — для хранения значений соответственно старших и младших разрядов произведений, сфармиРа. ванных блоками 2, а регистры 6 и 7 для хранения промежуточных значений суммы парных произведений. При выполнении устройством соответствующей функции регистры 6 и 7 представляют 4О собой н-разрядные сдвиговые регистры, в которых при наличии потенциала на их входах управления сдвигом разрешается запись с информационных Вхо. дов, а при отсутствии такого потен- 45 циала — сдвиг, т„е. перезапись из старших разрядов в младшие.

Каждый из блоков 2 предназначен. для вычисления произведения соответствующих разрядов множимого и множи- 5О теля и подсуммирования к нему разрядных слагаемых, сформированных в предыдущем такте,. Блок 2 реализует функцию — Х, У + А + В, где Х, Y — разряды сомножителей;

А,  — разрядные слагаемые, поступающие на входы первого и второго слагаемых блока 2„

На выходах блоков 2 формируются значения соответственно старшего и младшего разрядов разрядных произведений„

Коммутатор 5 служит для передачи информации на вход второго слагаемого п-го блока 2 либо с выхода элемента 9 задержки, либо с входа 13 коррекции устройства в зависимости от сигнала на третьем управляющем входе 12 устройства.

Одноразрядный сумматор 8 с запоминанием переноса предназначен для поразрядного суммирования содержимого регистров 6 и 7 промежуточного результата.

Элемент 9 задержки обеспечивает задержку на один такт значений разрядов суммы парных произведений, подсуммируемой к вычисляемому блоками 2 произведению очередной пары сомножителей.

Устройство работает следующим образом.

При вычислении произведения иразрядных сомножителей в исходном состоянии регистры 3 и 4 обнулены, в регистре 1 хранится без знака иразрядное значение множимого, коммутатор 5 настроен на.передачу информации со своего второго информационного входа, т,е. с входа 13 коррекции устройства (эта достигается подачей соответствующего потенциала на третий управляющий вход

12 устройства), В каждом из п первых тактов работы устройства на его вход 14 поступает по одному разряду множителя, начиная с младших разрядов, при этом в каждом i-м блоке 2 производится умножение разряда множимого,.поступающего на его вход множимого с выхода

i ro разряда регистра 1, на разряд множителя, поступающий на его вход множителя с входа 14 множителя устройства, и прибавление к младшему разряду получившегося произведения через входы второго и первого слагаемых .блока 2 ссответственно младшего разряда произведения (i+1)-ro блока

2, сформированного в предыдущем такте и хранимого в (i+1)-м регистре 4, и старшего разря произведения i-ro блока 2, сформированного в предыдущем такте и хранимого в i-м регистволяет осуществлять округление ре зультата без дополнительных временных затрат, Кроме того, вход 13 может быть использован также для введения результирующей коррекции по знакам множимого и множителя в случае умножения чисел в дополнительном коде.

При вычислении суммы парных произ10 ведений и-разрядных сомножителей до» полнительно используются регистры

6 и 7 промежуточного результата, одноразрядный сумматор 8 с запоминанием переноса и элемент 9 задержки. Соединение выхода сумматора 8 через элемент 9 задержки (который задерживает информацию на один такт) и коммутатор 5 с входом второго слагаемого п-го блока 2 позволяет под20 суммировать к вычисляемому произве-! дению сомножителей старшие п-разрядов суммы парных произведений, полученной до настоящего времени и хранимой в регистрах 6 и 7. Вычис25

VA ление суммы X Y (где X ° и 7

)-1 ) 3 п-разрядные сомножители; m — число пар сомножителей) в устройстве можно разделить на два этапа. На первом этапе, включающем m циклов по п+1 тактов в каждом цикле, производится умножение сомножителей и суммирование парных произведений, а на втором этапе в течение и-1 тактов произво35 дится вывод и-разрядного результата из устройства. Таким образом, общее время вычисления,О Х Y состав1

) =I ляет Pm(n+1)+n) тактов (с учетом одного такта первоначальной загрузки первого множимого) .

Рассмотрим работу устройства в течение одного из m циклов, В исходном состоянии регистры

3 и 4 и элемент 9 задержки обнулены, в регистрах 6 и 7 хранится информация предыдущего цикла, а в регистре без знака и-разрядное значение соответствующего множимого.

В одноименных тактах всех циклов выполняются однотипные операции, в первом цикле в отличие от последующих (m-i) циклов коммутатор 5 настроен на передачу информации со своего второго информационного входа (входа 13 коррекции устройства), так как в первом цикле еще не сформировано значение суммы парных про5 1642464 ре 3 Сформированные к концу такта старший в младший разряды произведения i-го блока 2 с его выходов записываются ITD сигналу на втором управляющем входе 11 устройства в i-e регистры 3 и 4 соответственно.

После выполнения п первых тактов работы устройства на его вход 14 множителя поступает нулевая информация и далее осуществляются еще дополни— тельно и тактов, в течение которых из устройства выводится с соответствующим преобразованием информация, хранимая в регистрах 3 и 4. В этом случае вывод 2п-разрядного произведения осуществляется через выход 16 устройства по одному разряду в каждом такте работы устройства, Кроме того, вывод результата может производиться также через выход 16 (младшие и разрядов по одному разряду в каждом из и первых тактов) и выход 17 (старшие и разрядов). При этом необходимо после выполнения и+1 первых тактов записать информацию с выходов блоков 2 в регистры б и 7 (подавая на вход 10 устройства. управляющий сигнал) „ В последующие и тактов на выходе 17 устройства формируются и старших разрядов произведения по одному разряду в каждoм такте. В этом случае появляется возможность сразу после выполнения и+1 тактов вычислять на устройстве новое произведение сомножителей при использовании его для последовательного умножения нескольких пар сомножителей (в этом случае по сигналу на входе

10 устройства одновременно с записью информации с выходов блоков 2 в регистры 6 и 7 производится обнуление регистров 3 и 4, а также запись нового значения множимого в регистр 1 и подача нового значения множителя на вход 14 устройства), В рассматриваемом случае на вход

13 коррекции устройства во всех его тактах работы подается нулевая информация. В тех же случаях, когда требуется получить округленное значение произведения, необходимо в первом такте работы устройства на его вход

13 подать определенное значение информации (например, для двоичнокодированного шестнадцатиричного представления сомножителей значение информации на входе 13 в первом такте должно быть равно 1000). Это поз1642464

40 изведений, которую нужно было бы под-. суммировать к вычисляемому произведению сомножителей. Таким образом, перед началом работы коммутатор 5 на5 строен на передачу информации с входа 13 коррекции устройства.

В первых и тактах каждого из шциклов на вход 14 устройства подается

|по одному разряду в каждом такте— множитель, при этом в блоках 2 выполняются те же операции, что и в случае работы устройства в режиме умножения и-разрядных чисел ;(1 случай), Отличие состоит в том

;что, начиная с второго такта второго и последующих циклов, через вход второго слагаемого и-го блока

2 производится подсуммирование по

ogHoMQ разряду B каждом, такте c I парных произведений, формируемой одноразрядным сумматором 8 из информации, полученной в предыдущем цикле и хранимой в регистрах 6 и 7.

Под управлением сигналов на входе

11 устройства по окончании каждого такта производится запись старших и младших разрядов произведения блоков 2 в соответствующие регистры

3 и 4, а также сдвиг информации в регистрах 6 и 7 и запись очередного разряда суммы парных произведений в элемент 9 задержки.

- После выполнения и первых тактов на вход 14 множителя устройства по35 дается нулевая информация и осуществляется еще один такт, в течение ко-. торого производится подсуммирование старшего разряда суммы парных произведений предыдущего цикла, поступающего на вход второго слагаемого

n-ro блока 2 с выхода элемента 9 задержки, По окончании (и+1)-ro такта по сигналам на входах 11 и 10 устройства производится запись информации с выходов блоков 2 в регистры 6 и 7 соответственно (запись в регистр 6 осуществляется с второго по п-й разряд причем в первый разряд записыФ

50 вается "0"), а также запись нового значения множимого в регистр 1 через вход 15 устройства, обнуление регистров 3 и 4 и элемента 9 задержки и подачд нового значения множителя на вход 14 устройства, Кроме .того, в первом цикле íà вход 12 устройства подается потенциал, настраивающий коммутатор 5 на передачу информации со своего первого информационного входа (с выхода элемента 9 задержки), После выполнения тп(п+1)-ro такта на вход 14 устройства подается нулевая информация и далее производится еще (n-1) тактов, в течение которых из устройства выводится и-разрядное значение суммы парных произведений по одному разряду в каждом такте.

Вывод суммы парных произведений может осуществляться двумя способами, В первом случае по окончании ш(п+1)-ro такта на вход 10 устройства не подается управляющий сигнал, а следовательно, не производится обнуление регистров 3 и 4 и не записывается информация в регистры 6 и 7, при этом через выход 16 устройства выводится с соответствующим преобразованием информация, хранимая в регистрах 3 и 4, т,е, сумма парных произведений.

Во втором случае по окончании тп(п+1)ro такта на вход 10 устройства подается управляющий сигнал, происходит обнуление регистров 3 и 4, информация с выходов блоков 2 записывается в регистры 6 и 7, на вход 12 устройства может быть подан потенциал, настраивающий коммутатор 5 на передачу информации с входа 13 коррекции устройства и отключающий выход элемента

9 задержки от входа второго слагаемого п-го блока 2, при этом и-разрядная сумма парных произведений выводится через выход 17 устройства с выхода одноразрядного сумматора 8.

При выводе суммы парнык произведений через выход 17 устройства появляется возможность одновременно с выводом результата производить вычисление новой суммы парных произведений или умножение новых сомножителей, если это требуется, Вход 13 коррекции устройства может быть использован для округления ре- зультата.

Формула из обретения

Вычислительное устройство, содержащее регистр множимого, и блоков вычисления разрядных значений произведения (п - разрядность множимого), две группы по и буферных регистров, коммутатор и элемент задержки, причем вход множителя устройства соединен с входами множителя и блоков

1642464

Составитель F. Мурзина

Техред С.Мигунова Корректор Л.Патаи

Редактор А, Лежнина

Заказ 1148 Тираж 400 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент". г.ужгород, ул. Гагарина, 101 вычисления разрядных значений произведения, входы множимого которых соединены с выходами соответствуюших разрядов регистра множимого, вход первого слагаемого i-го блока вычисления разрядных значений произведения соединен соответственно с выходом i-го буферного регистра первой группы (j. — 1,... n), вход вто рого слагаемого j-го блока вычисления разрядных значений произведения соединен соответственно с выходом (j+1) го буферного регистра второй группы, (j = 1,..., n- 1 ) входы и буферных регистров первой и второй групп соединены соответственно с выходами старшего и младшего разрядов соответствующих п блоков вычисления разрядных значений произведения, выход первого буферного регистра второй группы соединен с выходом младших разрядов результата устройства, вход множимого которого соединен с информационным входом регистра множимого, вход записи которого соединен с входами установки в "1" и буферных регистров первой и второй групп и первым управляющим входом устройства, второй управляющий вход которого соединен с входами записи п буферных рег гстров первой и второй групп и элемента задержки, выход которого соединен с первым информационным входом коммутатора, второй информационный вход которого, соединен с входом коррекции устройства, третий управляюший вход которого соединен с управляющим вхо-.

5 дом коммутатора выход которого соеЭ динен с входом второго слагаемого п=го блока вычисления разрядных значений произведения, о т л и ч а— ю щ е е с я тем, что, с целью повышения быстродействия при вычислении суммы парных произведений, в него введены два регистра промежуточного результата и сумматор, выход которого соединен с информационным входом элемента задержки и Выходом стар ших разрядов устройства, второй управляющий вход которого соединен с входами записи первого и второго регистров промежуточного результата и сумматора, входы первого и второго слагаемых которого соединены соответственно с выходами младших разрядов первого и второго регистров промежуточного результата, информацион25 ные входы которых соединены соответственно с выходами младшего и старшего разрядов и блоков вычисления разрядных значений произведений, кроме выхода старшего разряда n-ro блока вычисления разрядных значений произведения, первый управляющий вход устройства соединен с входом установки в 0 элемента задержки и входами сдвига первого и второго регистров промежуточного результата, 35