Способ адаптивного мажоритирования элементов "n и более из (2n-1)"
Владельцы патента RU 2785218:
Федеральное государственное казенное военное образовательное учреждение высшего образования "Военная академия Ракетных войск стратегического назначения имени Петра Великого" Министерства обороны Российской Федерации (RU)
Настоящее техническое решение относится к области вычислительной техники. Технический результат заключается в устранении временной избыточности на анализ и поиск неисправного канала, а также на программный переход на нижний вариант мажоритирования за счёт адаптивного мажоритирования элементов «n и более из (2n-1)». Технический результат достигается за счёт способа адаптивного мажоритирования элементов, заключающегося в том, что в системе формируют отказоустойчивую вычислительную систему, содержащую группу центральных процессоров, выходная информация с выходов которых мажоритируется одним из способов: 2 из 3, 3 и более из 5, 4 и более из 7 или 5 и более из 9 и т.д., а адаптивное мажоритирование в системе выполняют путем суммирования всех (2n-1) мажоритируемых двоичных сигналов; результат суммирования всех (2n-1) мажоритируемых двоичных сигналов сравнивается со значением n; после чего за значение результата мажоритирования принимается результат сравнения выхода сумматора со значением n. 1 ил.
Изобретение относится к автоматике и вычислительной техники и может быть использовано для непрерывного контроля работоспособности средств вычислительной техники, функционирующих в условиях непрерывной динамики и постоянных изменений параметров внешних условий и с учетом повышенных требований к их надежности.
Известен способ мажоритирования в вычислительной системе [1]. Согласно известному способу мажоритирования в вычислительной системе формируют отказоустойчивую вычислительную систему, содержащую группу центральных процессоров, выходная информация с выходов которых мажоритируется одним из способов: 2 из 3, 3 и более из 5, 4 и более из 7 или 5 и более из 9 и т.д. Выбор варианта мажоритирования и переход с одного варианта в системе осуществляется программно.
Недостатком данного способа является необходимость во временной избыточности на анализ и поиск неисправного канала, а также на программный переход на нижний вариант мажоритирования.
Наиболее близким к предложенному решению является способ мажоритирования в вычислительной системе [1], в соответствии с которым в вычислительной системе формируют отказоустойчивую вычислительную систему, содержащую группу центральных процессоров, выходная информация с выходов которых мажоритируется одним из способов: 2 из 3, 3 и более из 5, 4 и более из 7 или 5 и более из 9 и т.д.
Известным способом мажоритирования в вычислительной системе формируют отказоустойчивую вычислительную систему, содержащую группу центральных процессоров, выходная информация с выходов которых мажоритируется одним из способов: 2 из 3, 3 и более из 5, 4 и более из 7 или 5 и более из 9 и т.д.
Технический результат предлагаемого изобретения - способ адаптивного мажоритирования элементов «п и более из (2n-1)», где n=1,2, 3 и т.д.
Технический результат достигается тем, что в способе при котором адаптивное мажоритирование в системе выполняют путем суммирования всех (2n-1) мажоритируемых двоичных сигналов. Результат суммирования всех (2n-1) мажоритируемых двоичных сигналов сравнивается со значением п, после чего за значение результата мажоритирования принимается результат сравнения выхода сумматора со значением п.
На чертеже представлена блок-схема (см. Фиг. 1) мажоритируемых (2n-1) двоичных сигналов. На чертеже представлены:
1) сумматор комбинационного типа (1);
2) элемент задержки (2);
3) регистр для хранения числа n (3);
4) схема сравнения (4);
5) блок анализа неисправных каналов (5);
6) входы мажоритируемых (2n-1) двоичных сигналов (6);
7) вход тактирующего сигнала (7);
8) выходной мажоритируемый двоичный сигнал (8);
9) номера неисправных каналов (9).
Мажоритируемые сигналы Xi (i=1,2,…(2n-1)) поступают на входы сумматора 1, где по тактирующему сигналу с входа 7 происходит их сложение. Результат с выхода сумматора 1 поступает на первый вход схемы сравнения 4, на второй вход которой поступает код числа п с выхода регистра 3. Элемент 2 задерживает тактирующий сигнал на время надежного срабатывания сумматора 1. Результат мажоритирования будет равен 1, если значение кода на выходе сумматора будет больше или равно числа n, и 0 - в противном случае. Кроме того, сигнал с выхода схемы сравнения 4 поступает на блок 5 анализа неисправных каналов.
Способ включает следующие операции:
1. Адаптивное мажоритирование в системе выполняют путем суммирования всех (2n-1) мажоритируемых двоичных сигналов.
2. Результат суммирования всех (2n-1) мажоритируемых двоичных сигналов сравнивается со значением n.
3. За значение результата мажоритирования принимается результат сравнения выхода сумматора со значением п.
Способ адаптивного мажоритирования в системе позволяет осуществить непрерывный контроль работоспособности средств вычислительной техники, функционирующих в условиях непрерывной динамики и постоянных изменений параметров внешних условий и с учетом повышенных требований к их надежности.
Таким образом данный способ адаптивного мажоритирования в системе выполняют путем суммирования любых всех (2n-1) мажоритируемых двоичных сигналов, при этом за значение результата мажоритирования принимают результат сравнения выхода сумматора со значением числа п.
1. RU №2716061, кл. G06F 7/57, H03K 19/23, 2019.
Способ адаптивного мажоритирования элементов, заключающийся в том, что в системе формируют отказоустойчивую вычислительную систему, содержащую группу центральных процессоров, выходная информация с выходов которых мажоритируется одним из способов: 2 из 3, 3 и более из 5, 4 и более из 7 или 5 и более из 9 и т.д., отличающийся тем, что адаптивное мажоритирование в системе выполняют путем суммирования всех (2n-1) мажоритируемых двоичных сигналов; результат суммирования всех (2n-1) мажоритируемых двоичных сигналов сравнивается со значением n; после чего за значение результата мажоритирования принимается результат сравнения выхода сумматора со значением n.
