Логический преобразователь
Владельцы патента RU 2789749:
федеральное государственное бюджетное образовательное учреждение высшего образования "УЛЬЯНОВСКИЙ ГОСУДАРСТВЕННЫЙ ТЕХНИЧЕСКИЙ УНИВЕРСИТЕТ" (RU)
Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления. Техническим результатом изобретения является расширение функциональных возможностей за счет обеспечения реализации с помощью константной настройки любой из простых симметричных булевых функций. Технический результат достигается за счет того, что в заявленном решении предусмотрены двадцать семь мажоритарных элементов, а также особенностью их соединения. 1 ил., 4 табл.
Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др.
Известны логические преобразователи (патент РФ 2757817, кл. G06F7/57, 2021г.; патент РФ 2758186, кл. G06F7/57, 2021г.), которые содержат мажоритарные элементы и с помощью константной настройки реализуют любую из простых симметричных булевых функций 
, 
, 
, 
, зависящих от n аргументов – входных двоичных сигналов, при 
.
К причине, препятствующей достижению указанного ниже технического результата при использовании известных логических преобразователей, относятся ограниченные функциональные возможности, обусловленные тем, что не выполняется реализация любой из функций , , , при 
.
Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является принятый за прототип логический преобразователь (патент РФ 2701464, кл. G06F7/57, 2019г.), который содержит двадцать мажоритарных элементов и с помощью константной настройки реализует любую из простых симметричных булевых функций , , , , зависящих от n аргументов – входных двоичных сигналов, при 
.
К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относятся ограниченные функциональные возможности, обусловленные тем, что не выполняется реализация любой из функций , , , при 
.
Техническим результатом изобретения является расширение функциональных возможностей за счет обеспечения реализации с помощью константной настройки любой из простых симметричных булевых функций , , , , зависящих от n аргументов – входных двоичных сигналов, при 
.
Указанный технический результат при осуществлении изобретения достигается тем, что в логическом преобразователе, содержащем двадцать мажоритарных элементов, которые имеют по три входа, первый вход первого, выход i-го (
) и первый вход седьмого мажоритарных элементов соединены соответственно с первым входом второго мажоритарного элемента, вторым входом (
)-го мажоритарного элемента и третьим настроечным входом логического преобразователя, первый и второй настроечные входы которого подключены соответственно к первым входам десятого, семнадцатого, девятнадцатого мажоритарных элементов и первым входам пятого, шестого, пятнадцатого мажоритарных элементов, особенность заключается в том, что в него дополнительно введены семь аналогичных упомянутым мажоритарных элементов, выходы шестого, j-го (
), двадцать второго, двадцать третьего и двадцать пятого мажоритарных элементов соединены соответственно с вторыми входами седьмого, (
)-го, десятого, двенадцатого и двадцать шестого мажоритарных элементов, третьи входы (
)-го, десятого, девятнадцатого, двадцать первого, двадцать пятого и двадцать шестого мажоритарных элементов подключены соответственно к выходам (
)-го, двадцать третьего, двадцать четвертого, двадцать шестого, одиннадцатого и двадцать седьмого мажоритарных элементов, первый, третий входы двенадцатого и первый, третий входы двадцатого мажоритарных элементов соединены соответственно с выходами двадцать второго, двадцать четвертого мажоритарных элементов и выходами шестнадцатого, двадцать седьмого мажоритарных элементов, а первые входы первого, восьмого, девятого, восемнадцатого, двадцать первого и выход седьмого мажоритарных элементов подключены соответственно к первому настроечному входу и выходу логического преобразователя, второй настроечный вход которого соединен с первыми входами третьего, четвертого, тринадцатого, четырнадцатого, (
)-го мажоритарных элементов.
На чертеже представлена схема предлагаемого логического преобразователя.
Логический преобразователь содержит мажоритарные элементы 11,…,127, которые имеют по три входа, причем выходы элементов 1i (
), 16, 1j (
), 122, 123, 125 соединены соответственно с вторыми входами элементов 1i+1, 17, 1j+9, 110, 112, 126, третьи входы элементов 1i+2, 110, 119, 121, 125, 126 подключены соответственно к выходам элементов 1i+16, 123, 124, 126, 111, 127, первый, третий входы элемента 112 и первый, третий входы элемента 120 соединены соответственно с выходами элементов 122, 124 и выходами элементов 116, 127, а первые входы элементов 11, 12, 1k (
), 1k+9, 121 и первый вход элемента 17 подключены соответственно к первому и третьему настроечным входам логического преобразователя, второй настроечный вход и выход которого соединены соответственно с первыми входами элементов 1m (
), 1k+5, 1i+21 и выходом элемента 17.
Работа предлагаемого логического преобразователя осуществляется следующим образом. На его первом, втором, третьем настроечных входах фиксируются соответственно необходимые сигналы 
константной настройки. На вторые входы элементов 11, 113, первый вход элемента 116; третьи входы элементов 11, 113, второй вход элемента 116; третьи входы элементов 12, 116, 122; вторые входы элементов 18, 114, первый вход элемента 111; третьи входы элементов 18, 114, второй вход элемента 111; третьи входы элементов 111, 117, 123; вторые входы элементов 19, 115, первый вход элемента 127; третьи входы элементов 19, 115, второй вход элемента 127 и третьи входы элементов 118, 124, 127 подаются соответственно двоичные сигналы 
; 
; 
; 
; 
; 
; 
; 
и 
(
). В представленных ниже табл.1 и табл.2 приведены значения внутренних сигналов 
(
), 
, 
предлагаемого логического преобразователя, полученные для всех возможных наборов значений сигналов 
при 
, 
и 
, 
. В табл.3 и табл.4 приведены значения его выходного сигнала Z, полученные для всех возможных наборов значений сигналов 
при 1) , , 
; 2) , , 
и 3) , , ; 4) , , .
Таблица 1
|
 , |
|
, |
|
|
||
| 000 | 000 | 100 | 001 |
| 001 | 001 | 101 | 011 |
| 010 | 001 | 110 | 011 |
| 011 | 011 | 111 | 111 |
Таблица 2
|
|
, |
|
, |
|
|
|
||
| 000 | 000 | 100 | 100 |
| 001 | 100 | 101 | 110 |
| 010 | 100 | 110 | 110 |
| 011 | 110 | 111 | 111 |
Таблица 3
|
|
|
1) | 2) |
|
|
|
1) | 2) |
| Z | Z | Z | Z | ||||||
| 000 | 000 | 000 | 0 | 0 | 011 | 000 | 000 | 0 | 0 |
| 000 | 000 | 001 | 0 | 0 | 011 | 000 | 001 | 1 | 0 |
| 000 | 000 | 011 | 0 | 0 | 011 | 000 | 011 | 1 | 1 |
| 000 | 000 | 111 | 1 | 0 | 011 | 000 | 111 | 1 | 1 |
| 000 | 001 | 000 | 0 | 0 | 011 | 001 | 000 | 1 | 0 |
| 000 | 001 | 001 | 0 | 0 | 011 | 001 | 001 | 1 | 1 |
| 000 | 001 | 011 | 1 | 0 | 011 | 001 | 011 | 1 | 1 |
| 000 | 001 | 111 | 1 | 1 | 011 | 001 | 111 | 1 | 1 |
| 000 | 011 | 000 | 0 | 0 | 011 | 011 | 000 | 1 | 1 |
| 000 | 011 | 001 | 1 | 0 | 011 | 011 | 001 | 1 | 1 |
| 000 | 011 | 011 | 1 | 1 | 011 | 011 | 011 | 1 | 1 |
| 000 | 011 | 111 | 1 | 1 | 011 | 011 | 111 | 1 | 1 |
| 000 | 111 | 000 | 1 | 0 | 011 | 111 | 000 | 1 | 1 |
| 000 | 111 | 001 | 1 | 1 | 011 | 111 | 001 | 1 | 1 |
| 000 | 111 | 011 | 1 | 1 | 011 | 111 | 011 | 1 | 1 |
| 000 | 111 | 111 | 1 | 1 | 011 | 111 | 111 | 1 | 1 |
| 001 | 000 | 000 | 0 | 0 | 111 | 000 | 000 | 1 | 0 |
| 001 | 000 | 001 | 0 | 0 | 111 | 000 | 001 | 1 | 1 |
| 001 | 000 | 011 | 1 | 0 | 111 | 000 | 011 | 1 | 1 |
| 001 | 000 | 111 | 1 | 1 | 111 | 000 | 111 | 1 | 1 |
| 001 | 001 | 000 | 0 | 0 | 111 | 001 | 000 | 1 | 1 |
| 001 | 001 | 001 | 1 | 0 | 111 | 001 | 001 | 1 | 1 |
| 001 | 001 | 011 | 1 | 1 | 111 | 001 | 011 | 1 | 1 |
| 001 | 001 | 111 | 1 | 1 | 111 | 001 | 111 | 1 | 1 |
| 001 | 011 | 000 | 1 | 0 | 111 | 011 | 000 | 1 | 1 |
| 001 | 011 | 001 | 1 | 1 | 111 | 011 | 001 | 1 | 1 |
| 001 | 011 | 011 | 1 | 1 | 111 | 011 | 011 | 1 | 1 |
| 001 | 011 | 111 | 1 | 1 | 111 | 011 | 111 | 1 | 1 |
| 001 | 111 | 000 | 1 | 1 | 111 | 111 | 000 | 1 | 1 |
| 001 | 111 | 001 | 1 | 1 | 111 | 111 | 001 | 1 | 1 |
| 001 | 111 | 011 | 1 | 1 | 111 | 111 | 011 | 1 | 1 |
| 001 | 111 | 111 | 1 | 1 | 111 | 111 | 111 | 1 | 1 |
Таблица 4
|
|
|
|
3) | 4) |
|
|
|
3) | 4) |
| Z | Z | Z | Z | ||||||
| 000 | 000 | 000 | 0 | 0 | 110 | 000 | 000 | 0 | 0 |
| 000 | 000 | 100 | 0 | 0 | 110 | 000 | 100 | 0 | 0 |
| 000 | 000 | 110 | 0 | 0 | 110 | 000 | 110 | 0 | 0 |
| 000 | 000 | 111 | 0 | 0 | 110 | 000 | 111 | 0 | 0 |
| 000 | 100 | 000 | 0 | 0 | 110 | 100 | 000 | 0 | 0 |
| 000 | 100 | 100 | 0 | 0 | 110 | 100 | 100 | 0 | 0 |
| 000 | 100 | 110 | 0 | 0 | 110 | 100 | 110 | 0 | 0 |
| 000 | 100 | 111 | 0 | 0 | 110 | 100 | 111 | 1 | 0 |
| 000 | 110 | 000 | 0 | 0 | 110 | 110 | 000 | 0 | 0 |
| 000 | 110 | 100 | 0 | 0 | 110 | 110 | 100 | 0 | 0 |
| 000 | 110 | 110 | 0 | 0 | 110 | 110 | 110 | 1 | 0 |
| 000 | 110 | 111 | 0 | 0 | 110 | 110 | 111 | 1 | 1 |
| 000 | 111 | 000 | 0 | 0 | 110 | 111 | 000 | 0 | 0 |
| 000 | 111 | 100 | 0 | 0 | 110 | 111 | 100 | 1 | 0 |
| 000 | 111 | 110 | 0 | 0 | 110 | 111 | 110 | 1 | 1 |
| 000 | 111 | 111 | 1 | 0 | 110 | 111 | 111 | 1 | 1 |
| 100 | 000 | 000 | 0 | 0 | 111 | 000 | 000 | 0 | 0 |
| 100 | 000 | 100 | 0 | 0 | 111 | 000 | 100 | 0 | 0 |
| 100 | 000 | 110 | 0 | 0 | 111 | 000 | 110 | 0 | 0 |
| 100 | 000 | 111 | 0 | 0 | 111 | 000 | 111 | 1 | 0 |
| 100 | 100 | 000 | 0 | 0 | 111 | 100 | 000 | 0 | 0 |
| 100 | 100 | 100 | 0 | 0 | 111 | 100 | 100 | 0 | 0 |
| 100 | 100 | 110 | 0 | 0 | 111 | 100 | 110 | 1 | 0 |
| 100 | 100 | 111 | 0 | 0 | 111 | 100 | 111 | 1 | 1 |
| 100 | 110 | 000 | 0 | 0 | 111 | 110 | 000 | 0 | 0 |
| 100 | 110 | 100 | 0 | 0 | 111 | 110 | 100 | 1 | 0 |
| 100 | 110 | 110 | 0 | 0 | 111 | 110 | 110 | 1 | 1 |
| 100 | 110 | 111 | 1 | 0 | 111 | 110 | 111 | 1 | 1 |
| 100 | 111 | 000 | 0 | 0 | 111 | 111 | 000 | 1 | 0 |
| 100 | 111 | 100 | 0 | 0 | 111 | 111 | 100 | 1 | 1 |
| 100 | 111 | 110 | 1 | 0 | 111 | 111 | 110 | 1 | 1 |
| 100 | 111 | 111 | 1 | 1 | 111 | 111 | 111 | 1 | 1 |
Если , , либо , , либо , , либо , , , то согласно представленным таблицам имеем
либо 
либо
либо 
,
где 
есть простые симметричные булевы функции девяти аргументов 
(см. стр. 126 в книге Поспелов Д.А. Логические методы анализа и синтеза схем. М.: Энергия, 1974г.).
Вышеизложенные сведения позволяют сделать вывод, что предлагаемый логический преобразователь обладает более широкими по сравнению с прототипом функциональными возможностями, так как с помощью константной настройки реализует любую из простых симметричных булевых функций , , , , зависящих от n аргументов – входных двоичных сигналов, при .
Логический преобразователь, предназначенный для реализации простых симметричных булевых функций, содержащий двадцать мажоритарных элементов, которые имеют по три входа, причем первый вход первого, выход i-го (
) и первый вход седьмого мажоритарных элементов соединены соответственно с первым входом второго мажоритарного элемента, вторым входом (
)-го мажоритарного элемента и третьим настроечным входом логического преобразователя, первый и второй настроечные входы которого подключены соответственно к первым входам десятого, семнадцатого, девятнадцатого мажоритарных элементов и первым входам пятого, шестого, пятнадцатого мажоритарных элементов, отличающийся тем, что в него дополнительно введены семь аналогичных упомянутым мажоритарных элементов, выходы шестого, j-го (
), двадцать второго, двадцать третьего и двадцать пятого мажоритарных элементов соединены соответственно с вторыми входами седьмого, (
)-го, десятого, двенадцатого и двадцать шестого мажоритарных элементов, третьи входы (
)-го, десятого, девятнадцатого, двадцать первого, двадцать пятого и двадцать шестого мажоритарных элементов подключены соответственно к выходам (
)-го, двадцать третьего, двадцать четвертого, двадцать шестого, одиннадцатого и двадцать седьмого мажоритарных элементов, первый, третий входы двенадцатого и первый, третий входы двадцатого мажоритарных элементов соединены соответственно с выходами двадцать второго, двадцать четвертого мажоритарных элементов и выходами шестнадцатого, двадцать седьмого мажоритарных элементов, а первые входы первого, восьмого, девятого, восемнадцатого, двадцать первого и выход седьмого мажоритарных элементов подключены соответственно к первому настроечному входу и выходу логического преобразователя, второй настроечный вход которого соединен с первыми входами третьего, четвертого, тринадцатого, четырнадцатого, (
)-го мажоритарных элементов.
